基于CMOS工藝的RF集成電路設計

　　合成器

　　本地振蕩器負責在上變頻和下變頻器中進行正確的頻率選擇。由于目前的無線通信系統必須盡可能高效地利用頻譜，因此信道總是排列得非常緊密。接收信道的期望信號電平可能非常小，而相鄰的信道則可能具有非常大的信號電平，因此LO信號的相位噪聲指標將非常高，因而頻率合成器的設計非常關鍵。

　　同時，移動通信還要求器件的功耗低、成本低和重量輕。完全集成的合成器將能滿足這些要求，而完全集成意味著采用標準的CMOS技術，并無需增加任何外部器件或工藝流程。通常，LO通過如圖3所示的鎖相環實現。其中壓控振蕩器和雙模數預分頻器（DMP）的設計必須滿足嚴格的指標。

　　在以亞微米CMOS技術實現GHz VCO過程中，可有兩種選擇方案：環形振蕩器或基于LC振蕩回路諧振頻率的振蕩器。在該LC振蕩回路中的電感器可以用有源電感或無源電感方式實現。研究表明，環形振蕩器和有源LC振蕩器的相位噪聲與功耗成反比：

　　因此，對于低功率、低相位噪聲的VCO，唯一的可行解決方案就是帶無源電感的LC振蕩器。在此條件下，相位噪聲將與功耗成正比：

　　該振蕩器唯一的缺點就是集成的無源電感。等式（2）表明，對于較低的相位噪聲，即LC環路的等效串聯阻抗R必須盡可能小。較低的阻抗也意味著較低的電路損耗，只需較低的功率即可補償這些損耗。在大多數技術中，電容可以輕易獲得，但由于阻抗R通常由電感的串聯阻抗決定，因此電感的設計就尤為重要。電感的設計目前存在3種解決方案。

　　硅基底上的螺旋電感通常要承擔由于基底而產生的大量損耗，這限制了可獲取的Q值大小。最近，新開發的技術在后處理過程中能將螺旋線圈之下的基底蝕刻掉。但是，由于在IC的正常工藝之后需要引入額外的蝕刻過程，該技術并不適用于大規模生產。

　　為滿足極低的相位噪聲要求，需要對邦定線電感進行深入研究。由于邦定線的寄生感應系數約為1nH/mm，且串聯阻抗極低，因此可以得到Q值很高的電感。IC技術總離不開邦定線，因此邦定線完全可被視為標準的CMOS技術的一部分。由4條接合線形成兩個電感可與增強的LC振蕩回路一起，實現噪聲和功率的有效折衷。對于1.8GHz的載波，當頻率偏移量為200kHz時，測量的相位噪聲可低至-115dBc/Hz。在電源電壓為3V時，功耗僅為 24mW。但是，由于這種實現方案的性能并不能滿足批量生產要求，因此業界很少采用這種解決方案。

　　最佳的解決方案是不做任何調整，直接在標準硅基底上采用螺旋線圈。當采用雙極工藝實現時，將不會產生基底損耗，因為這種實現方法中，基底通常具有很高的阻值。大多數亞微米CMOS技術均采用高度摻雜的基底，因而基底具有很大的感應電流，這是導致高損耗的根源。通過有限元仿真研究這些低阻值基底的作用效果，這種分析在螺旋電感LC振蕩器應用中，有助于得到優化的線圈設計。這種方案只有兩層金屬層可用，基底采用了高度摻雜工藝，產生的功耗僅為 6mW，對于1.8GHz的載波，當頻率偏移量為600kHz時，可獲得-116dBc/Hz的相位噪聲。

　　為設計高速雙模數預分頻器，目前業界已經開發出了可基于M/S觸發器主輸出和從輸出之間90°的相位關系的新架構。該架構如圖5所示。采用該架構，在24mW功耗和一個3V電源條件下，可以得到1.75GHz的輸入頻率，甚至還可以利用5V的電源得到2.5GHz的輸入頻率。

　　完全集成的VCO和雙模數預分頻器無需調整或后處理，即可在標準的CMOS工藝上集成完整的LO合成器，并符合現代通信規范。

　　RF CMOS上變頻器

　　到目前為止，公開發表的文章中提及的大多是CMOS下變頻混頻器。直到最近，業界才提出了CMOS上變頻器。在傳統的雙極收發器實現中，上變頻和下變頻混頻器通常采用相同的四象限拓撲結構。但上變頻和下變頻器之間也存在一些本質的區別，通過研究這些區別可以優化專用混頻器拓撲結構。

　　在下變頻器拓撲結構中，兩條輸入信號都是高頻信號，如GSM系統中的900MHz信號。而對于低中頻或零中頻接收器系統，輸出信號則是最大為若干兆赫茲的低頻信號。

　　上行變頻混頻器的設計則完全不同，高頻本地振蕩器和低頻基帶（BB）輸入信號經過相乘，形成高頻輸出信號。所有這些進一步的信號處理必須在高頻下進行，但當采用當前的深亞微米CMOS工藝時將相當困難，并將消耗很大的功率。此外，所有噪聲信號，如交調分量和LO泄漏信號都必須低于期望信號電平，例如低于-30 dB的信號電平。

　　很多已公開CMOS的混頻器拓撲結構均基于傳統的具有交叉聯結差動調節級的可變跨導倍頻器。由于傳統的雙極？？叉聯結差動調節級又基于雙極性晶體管的線性跨導（translinear）特性構建，因此與之相對應的MOS器件只能在調制器或開關模式下有效地使用。較大的LO信號必須用來獲得門限，這將導致極大的LO饋通（feedthrough）。在CMOS下變頻器中，這已經成為一個難題。例如，對于-30dBm的饋通信號，LO輸出信號的電平為-23dBm，這表明抑制的信號電平僅為-7dB。這將導致直接上變頻拓撲結構出現非常嚴重的問題，而且通過對LO信號進行方波調制，第三階諧波將具有30%的信號功率。噪聲信號將只能通過附加的外部輸出濾波器進行濾波。

　　上述問題可以通過在CMOS中對偏離線性區域的MOS混合晶體管中的電流進行線性調制加以解決。對于柵極電壓V1+vin1、漏電壓V2+vin2/2以及源電壓V2-vin2/2，通過晶體管的電流可由下式計算：

　　當LO信號連接到柵極，基帶信號連接到vin2時，由于等式（3）的第一項，電流將包含LO附近的頻率分量；根據等式3第二項可知，電流還包含基帶信號分量。根據上面的原理，可以得到采用標準CMOS技術的 1GHz上變頻器。

　　所有不期望的測量信號均低于-30dBc。如果采用500Ω的片上負載，那么對于0dBm的LO信號就可實現-10dB轉換增益。然而，傳統的RF構件內聯采用了50Ω的特性阻抗，這意味著CMOS發送器功能需要額外的功率預放大器，以得到外部高效率功率放大器組件的輸入阻抗。對于現有的亞微米技術而言，預放大器構件仍是一個嚴重問題。用以實現900MHz完全集成收發器的典型雙極性技術具有20GHz的截止頻率。由于目前在高頻應用中采用的亞微米技術具有較低的gm/I比率，因此CMOS預放大器的功耗將比雙極性技術高至少20倍。然而，得益于CMOS技術的快速下行縮放，現有的CMOS 構件實現表明，帶有可接受功耗的整體CMOS收發器完全適用于極深亞微米CMOS。

　　本文結論

　　幾個深亞微米技術研究組正致力于研究在RF電路實現CMOS技術的可能性。尤其是在新的接收器拓撲結構（如寬帶中頻和低中頻拓撲結構）開發中，該技術與高線性下變頻器相結合，無需添加外部濾波器或其它器件，就能為完全集成的下變頻器開發鋪平道路。

　　然而，由于現有亞微米技術的適中速度性能，必須設計出低噪聲低功耗的電路。只要短信道效應不限制線性度和互調性能，深亞微米技術的發展將有助于實現這些目標。

　　性能低相位噪聲、低功耗、完全集成的VCO電路已出現在CMOS中。雖然開始時遇到一些困難，但后處理技術通過將電感用作接合線，推動了標準CMOS技術的應用。現在，甚至已經出現了帶有優化的集成螺旋電感的低相位噪聲性能標準CMOS技術，而且無需任何后處理或對外部器件進行調整。這推動了完全集成的收發器電路的發展。

　　然而，由于通信系統通常是雙向系統，因而也需要發送器電路。直到最近，具有適中輸出功率的CMOS上行轉換器才出現在公開發表的文章中。同樣得益于深亞微米技術的發展，今后將有望實現具有可接受功耗的完全集成CMOS發送器電路。這推動了采用標準CMOS技術的完全集成收發器電路的發展。