L波段直接數字式快跳頻率合成器設計
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其中PLL做鎖相倍頻，用DDS作參考頻率，通過采用高的鑒相頻率來提高PLL的轉換速度，同時PLL的帶通性能可以很好的抑制DDS輸出中的部分雜散。這種方案兼顧了DDS和PLL的優點，當環路鎖定時，頻率合成器的輸出頻率和頻率分辨率分別是：
其中M為鎖相環的分頻比，K為DDS的頻率控制字。
該方案的優點是高分辨率、寬頻帶、電路結構簡單、成本低、易于控制。但由于PLL是倍頻式的，因此落在環路帶寬內的DDS輸出的相噪和雜散將倍增20logNdB(一般取N10)，而且該系統的頻率轉換時間是由PLL決定的，也就是由環路濾波器的帶寬決定。所以采用此方案時，要獲得優良的相位噪聲性能，環路帶寬要窄；要獲得較快的頻率轉換速度，環路帶寬要足夠寬，兩者相互矛盾。此外，由于PLL本身固有的延時特性，整個系統的頻率轉換速度受到限制，最快只能到μs量級。
2．2 DDS+倍頻頻率合成方案
DDS具有超高速輸出頻率，切換極快以及頻率合成器體積小的優勢，同時又具有合成頻率低的弱點。這樣，采用DDS+倍頻相結合方式，利用倍頻器代替常用的PLL，克服了DDS+PLL頻率合成器的頻率轉換時間較長的缺點。DDS作為頻率合成器的核心部分，產生足夠多的離散頻點，然后用倍頻鏈提高DDS的輸出頻率，同時拓展了DDS輸出帶寬最終滿足系統要求。DDS+倍頻頻率合成方案原理框圖如圖3所示。本文引用地址：http://www.104case.com/article/154532.htm
該方案可以輸出較多的頻點、獲得較高的頻率轉換時間、擁有較寬的輸出頻帶以及比較容易實現。但是由于是DDS直接倍頻產生的，因此近端雜散較差，而且倍頻器也會產生更多的非線性失真和雜散，所以在方案中合理選擇DDS輸出頻段，利用帶通濾波器或帶通濾波器組有效抑制DDS輸出雜散，合理分配倍頻器鏈的倍頻次數，可以在保證頻率合成器輸出頻率高速切換的同時達到輸出頻譜純度的要求。選擇合適的DDS輸出頻率，可以使DDS本身輸出信號雜散最小。足夠多的濾波器可以達到滿意的頻譜純度。合理的倍頻次數可以降低對濾波器的設計要求，將有利于減小輸出信號雜散。
2．3 DDS陣列頻率合成方案
雜散抑制是DDS系統設計考慮的主要問題，當DDS輸出頻帶越窄，各種雜散混入其中的幾率一般就越小，雜散性能通常就越好。當輸出帶寬較寬時，如果采用兩路或多路DDS并行輸出，每一路輸出一段頻率，然后分別濾波，再通過合成開關輸出，從而使寬帶頻率變成窄帶頻率。這樣可以獲得高速高純度的寬帶頻率輸出。DDS陣列方法原理框圖如圖4所示。
DDS陣列方法主要缺點是輸出頻率低，而且由于每路帶通濾波器的不理想性會使每路DDS間干擾比較嚴重。
本文主要是利用DDS技術設計出一個L波段的跳頻頻率合成器，要求輸出頻率范圍、跳頻速度、步進、相位噪聲達到一定的技術指標。經過分析，通過以上幾種方法的比較，考慮到在實際設計中對頻率轉換時間有非常嚴格(幾個us)的設計要求，因而使用了DDS+倍頻鏈的組合方案來解決這些問題。這種方案能使設計中最主要的指標——頻率轉換時間得到保證。
系統性能分析：
(1)若時鐘頻率為fc，則DDS輸出頻率fo=(K×fc)／2N，N倍頻后系統輸出頻率為fON=Nfo；
(2)頻率合成器輸出帶寬為DDS輸出帶寬的N倍；
(3)輸出頻率分辨率是DDS分辨率的N倍；
(4)系統輸出頻率切換速率取決于DDS切換速率，達到ns級；
(5)相位噪聲
DDS實際上是一個完成分頻功能的系統。理論上相位噪聲是應陔以分頻比N相對于時鐘的相位噪聲優化20logNdB，但實際上，由于DDS系統內部數字部分又引入了相位抖動，抵消了相噪優化的部分，甚至還使相噪有所惡化。一般情況下DDS輸出的相噪要低于時鐘相噪，即使參考源的相噪指標再好，DDS系統輸出的相噪不可能低于DDS芯片相噪指標的下限。而倍頻鏈完成倍頻功能，它的相位噪聲相對于時鐘的相位噪聲惡化20logM(dB)，其中M為倍頻次數。由此可以看出，使用DDS+倍頻相位噪聲可按下式計算：Lo=LDDS+L倍(dBc／Hz)；
(6)輸出雜散
DDS輸出頻率雜散差的點多發生在其參考源整數分頻的時候，可通過DDS輸出頻率來避開這些雜散大的頻點。
通過以上分析可知該方案是滿足系統要求的。
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