空間分集光通信的信標(biāo)光切換設(shè)計
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模塊共有3個輸入端、4個輸出端，分別是clk，RESET，reversal，step0～step3。輸入clk用于控制轉(zhuǎn)速，輸入REST用于復(fù)位，輸入reversal用于控制電機(jī)反轉(zhuǎn)，輸出step[3：0]用于提供驅(qū)動步進(jìn)電機(jī)的時序。在編譯環(huán)境ISE中使用該模塊并重復(fù)調(diào)用3次，得到如圖3電路結(jié)構(gòu)。其中輸入管腳有系統(tǒng)同步時鐘clk，系統(tǒng)復(fù)位REST，轉(zhuǎn)換開關(guān)reversal，4組輸出管腳motorl_step[3：0]～motor4_step[3：0]用于控制4個獨立的步進(jìn)電機(jī)。
3 仿真結(jié)果
系統(tǒng)設(shè)計仿真結(jié)果如圖4所示。從時序圖中可以看出，使用卡諾圖生成模塊能夠準(zhǔn)確的實現(xiàn)要求時序的控制，電機(jī)轉(zhuǎn)速由時鐘輸入端控制，使用reversal控制端控制電機(jī)反轉(zhuǎn)。本文使用卡諾圖編程方式設(shè)計FPGA程序，系統(tǒng)設(shè)計難度大大降低，工程技術(shù)人員能夠通過該方法使用FPGA設(shè)計所需電路。本文引用地址：http://www.104case.com/article/153988.htm
4 結(jié)論
本文解決了在分集技術(shù)光通信中使用多光束粗捕獲與精瞄準(zhǔn)光束發(fā)散角同步切換的問題。其中電機(jī)驅(qū)動時序由FPGA并行控制，系統(tǒng)時鐘完全同步，并設(shè)計反轉(zhuǎn)輸入接口，整體驅(qū)動電路集成在一片F(xiàn)PGA之上，使系統(tǒng)結(jié)構(gòu)簡單，擴(kuò)展性強(qiáng)。
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