UHF RFID讀寫器編解碼模塊的FPGA實現

FPGA中的模塊主要包括協議控制及命令產生模塊、PIE編碼模塊、FM0／miller解碼模塊，以及用于與PC機交互的串口控制模塊。
工作過程如下：對讀寫器命令數據及其相應的CRC5／16校驗位進行PIE編碼，編碼完成送到射頻發射端，數字信號通過控制射頻芯片RF2 173的開關引腳實現調制深度為100％的OOK(On-Off Keying)調制，并經由收發分離的定向耦合器，通過天線發射出去。
場內標簽接收到讀寫器發送的信息后，在允許其通信的情況下，會根據讀寫器發送來的命令參數，選擇4種編碼方式中的一種，將要回復讀寫器的數據進行編碼，經調制之后在空間傳輸。
讀寫器天線接收到標簽信息后，經由定向耦合器將標簽信息送到讀寫器的射頻接收模塊，該模塊對標簽信息進行解調，并將解調后得到的數字信號送給FPGA的FM0／miller解碼模塊。解碼模塊根據數據的編碼方式選擇相應的電路解碼，解碼后的數據返回給協議控制及命令產生模塊。該模塊根據上次發送的命令以及接收到的標簽信息作出判斷，產生下一次的操作命令數據，發給PIE編碼模塊，與該標簽進行進一步的信息交互或選擇重新讀取另外的標簽。
同時，為了準確獲取標簽信息，必須將讀寫器與PC機相連。讀寫器通過由FPGA實現的串口模塊與PC機相連，對讀取到的標簽信息做必要的顯示，如標簽返回的RN16、EPC、UII等。

4 FPGA實現電路
為了實現FPGA部分的功能，在Altera公司的EP1C3T100C6芯片上，利用Quartus II軟件進行設計，PIE編碼模塊設計如圖6所示。

4．1 編碼模塊設計
PIE編碼由pie_encode模塊實現。該模塊接收命令產生模塊并行發來的8位數據，按照協議規定及設置，先給命令數據添加特定的幀頭，并根據數據傳輸速率，對命令數據及其CRC5／16校驗位進行PIE編碼，編碼完成后輸出給射頻發射模塊調制，然后通過天線發送出去。其設計框圖如圖6所示。
PIE編碼模塊由編碼狀態機作為控制模塊。狀態機的狀態由命令幀頭和數據0和1組成，即idle、delimiter、tari、rtcal、trcal、data_ sendl、data_send0 7個狀態，其中idle是空閑狀態，接收到開始信號后跳轉到其他狀態。狀態機的流程按照命令的組成依次進行，每個狀態按照協議要求保持特定的時間，直至命令編碼完成。由于Query命令和其他命令的幀頭不同，query_cmd_flag_in信號用于指示此次發送來的數據是否為Query命令數據，如果是，則在編碼時加入TRcal命令段；否則，跳過TRcal狀態。
在接收部分數據開始發送指示信號rx_cmd_start與要發送的數據rx_cmd、rx_cmd_num保持同步，編碼模塊中的命令數據計數器和命令數據移位寄存器根據rx_cmd_start信號將8位數據并行送入各自的寄存器。
接收完成后，數據寄存器會根據計數器中的值進行相應的移位，將無效數據移出，保證有效數據是從命令寄存器中的最高位開始。同時，每完成一位數據的編碼，計數器自減1，移位寄存器也自動左移一位，將下一個要編碼的數據放入待編碼數據寄存器中，該寄存器由此去控制狀態機的下一個流程。
發送部分主要由一個命令長度計數器組成，該計數器根據命令參數的設置以及所處的狀態進行計數，控制狀態機在某個狀態保持的時間當一位數據編碼完成，計數器清0，并開始對下一位數據計數，同時狀態機也跳轉到下一個狀態，而編碼數據則根據狀態機的狀態以及計數器的值拉高或拉低，并由鎖存器將編碼后的命令鎖存輸出。這樣就實現了邊編碼邊調制的目的，提升了命令發送的速率，也節省了硬件資源。
4．2 解碼模塊設計
解碼部分由data_pre_process、fm_and_miller_decode、data_post_decode 3個模塊組成。data_pre_process是解碼數據預處理模塊，接收射頻模塊解調后的數據。因為射頻發射和接收使用的是同一根天線，發射的數據信息以及其他雜波信號經常會泄露進解碼模塊。該模塊主要是去除信號中的毛刺，并對接收數據的高低電平長度進行判斷，看是否符合編碼規則，如果均在合適的范圍內，則視為成功。同時產生待解碼數據的采樣信號，以及其他指示信號，以便解碼模塊的數據處理；若不符合要求則丟棄這部分數據，重新檢查分析新來的數據信息。
data_post_process是解碼數據確認及串并轉換模塊。解調后的數據經過了解碼預處理模塊的初步判斷，只是符合了一定的編碼規則，在解碼過程中還可能會出現諸如幀頭出錯、結尾數據不為1等其他錯誤。該模塊通過判斷解碼模塊的error和data_success信號，確認此次解碼是否成功，若成功，將接收解碼數據，同時考慮到串行數據傳輸速度較慢，本模塊會對解碼數據進行串并轉換，然后8位并行地將解碼后的數據傳輸給其他模塊。
fm_and_miller_decode是解碼模塊。其組成框圖如圖7所示。

該解碼模塊主要由解碼狀態機控制。狀態機的狀態由初始態、數據解碼態，以及最后的解碼成功和解碼失敗狀態組成。接收到解碼開始信號時，狀態機由初始態跳轉到數據解碼態開始解碼，在解碼過程中，如果發現輸入的數據違背了編碼規則或不符合命令的設置，則直接跳入失敗狀態。在該狀態下，會有一個解碼失敗信號error產生并輸出。如果解碼順利進行到結束，則跳轉到解碼成功狀態，會有一個解碼成功信號data_success產生并輸出，控制下一個模塊的工作。這樣解碼狀態機一邊接收待解碼數據，進行解碼處理，一邊將前面處理完的數據輸出給CRC5／16校驗模塊，實現了類似于流水線的工作，節省了解碼時間。