基于DDC和DUC的大帶寬DRFM設計與實現(xiàn)

，m=0，1，2，…。其中m取值滿足fs≥2B的最大正整數(shù)。
得到的采樣序列為

即x(2n)(-1)n和x(2n+1)(-1)n兩個序列分別是同相分量xI(n)和正交分量xQ(n)的2倍抽取序列。根據(jù)抽取原理可知，如果xI(n)和xQ(n)的數(shù)字譜寬度π／2，則其兩倍抽取序列xI(2n)和xQ(2n+1)可以無失真表示原序列。根據(jù)傅里葉變換性質(zhì)可以推出

可知兩者的數(shù)字譜恰好相差一個延遲因子*，在時域上即是相差0．5個采樣點。為彌補這種時域的非對齊，需要引入兩個時延濾波器加以校正。這兩個濾波器需滿足

基于多相濾波的數(shù)字正交下變頻實現(xiàn)過程如圖7所示。

由上述算法，可以推導出寬帶DDC的多相濾波高效結(jié)構(gòu)如圖8所示。

輸入中頻數(shù)字信號為x(n)，依次經(jīng)過一個采樣點的延遲后分別進行4倍抽取，得到4路并行信號，依次為a(n)、b(n)、c(n)、d(n)。將得到的4路并行信號，分別經(jīng)過一個采樣點的延遲后再分別進行2倍抽取，得到8路并行信號，依次為x0(n)、x1(n)、x2(n)、x3(n)、x4(n)、x5(n)、x6(n)、x7(n)。由式(3)可知，x(n)的偶數(shù)項對應其同相分量I路信號，奇數(shù)項對應其正交分量Q路信號。于是，對以上的8路信號進行處理，得到4路并行的I路信號xI0、xI1、xI2、xI3和4路并行的Q路信號xQ0、xQ1、xQ2、xQ3，其中xI0=x0(n)、xI1=x2(n)、xI2=x4(n)、xI3=x6(n)、xQ0=x1(n)、xQ1=x3(n)、xQ2=x5(n)、xQ3=x7(n)。將得到的4路并行的I路信號與4路并行的Q路信號分別通過滿足式(5)的時延濾波器，使得I路信號和Q路信號在時域上對齊。經(jīng)過時延濾波器后，得到I路4路并行信號xII0(n)、xII1(n)、xII2(n)、xII3(n)，和Q路4路并行信號xQQ0(n)、xQQ1(n)、xQQ2(n)、xQQ3(n)。
雖然信號x(n)經(jīng)過抽取后變成了8路信號，經(jīng)過DDC后變成了4路并行的I路和Q路信號，盡管每一路保存的I、Q兩路信號對應的復信號與原信號相比，都有一定的頻譜損失，但這4路并行的信號總體卻完整保存了信號x(n)的頻譜和相位信息。若要恢復信號x(n)，只需經(jīng)過一個相反過程即可。該寬帶DDC的多相濾波結(jié)構(gòu)在FPGA中具體實現(xiàn)的模塊如圖9所示。

圖9中第1模塊實現(xiàn)將信號x(n)抽取變?yōu)?路信號，分離出I路和Q路數(shù)據(jù)。第2，3模塊實現(xiàn)的是將并行4路的I路和Q路數(shù)據(jù)經(jīng)過各自對應的濾波器實現(xiàn)時域上的對齊，并最終將中頻數(shù)字信號變成基帶信號。