Cortex―M3的異常處理機制研究

比較可知，NVIC是直接作為Cortex―M3處理器的一部分，集成在處理器核內部；而VIC只是游離在ARM7內核的外圍，這樣就必然占用內核資源，影響了處理速度。Cortex―M3和ARM7中斷控制器在功能和實現方式上的差異如表2所列。
3．1 處理器響應單個異常
Cortex一M3和ARM7異常處理過程如圖5所示。

ARM7處理器的異常開銷：

其中，TARM7為ARM7處理異常的時間開銷；TARM2_PUSH和TARM7_POP為ARM7進行壓棧和出棧的操作時間；TCoretx-M3為Cortex一M3處理異常的時間開銷；TM3_PUSH和TM3_POP為Cortex―M3進行壓棧和出棧的操作時間。
可見，由于采用處理器狀態硬件保存，Cortex―M3處理器少用了18周期，節省了42．8％的異常開銷。
3．2 處理器響應遲到異常
Cortex―M3和ARM7在處理遲到高優先級異常時的差異如圖6所示。

當IRQ2正在為執行ISR2保存處理器狀態時，遲到了一個優先級更高的異常IRQl。這時ARM7繼續進行壓棧操作。在壓棧操作完成后，ARM7繼續為執行ISRl進行壓棧操作，然后執行ISRl。其實，兩次壓棧操作所保存的內容是一樣的。因此，Cortex―M3對這個階段的操作進行了優化，引進了遲到異常技術，只進行一次的壓棧操作。并且在ISRl執行完成之后，Cortex―M3沒有進行出棧操作，而是通過一個6周期的尾鏈，直接進入ISR2的執行。
在上面的例子中，ARM7處理器的異常開銷：

其中，TARM7_later和TM3_later分別為ARM7和Cortex―M3處理遲到異常所用的時間開銷；Ttail-chaining為Cortex―M3處理尾鏈所用的時間。
通過計算可以看出，Cortex―M3少用了44周期，節省65％的異常開銷。
3．3 處理器處理back-to-back異常
若一個新的異常在上一個異常寄存器出棧時到來，ARM7和Cortex―M3的處理方式也有很大不同。Cortex―M3和ARM7在處理back―to―back異常時的差異如圖7所示。ARM7繼續當前的出棧操作，在出棧操作完成后，處理器為執行ISR2進行壓棧操作，然后執行ISR2。其實，這時候處理器出棧和壓棧的內容是一致的。Cortex―M3同樣優化了這個階段的操作，引進了尾鏈機制。當IRQ2到來時，Cortex―M3立即中止已經進行了8個周期的出棧操作，轉而進行尾鏈操作，然后執行ISR2。

在處理back―to―back異常時，ARM7處理器用在ISRl到ISR2轉換的異常開銷：
TARM_btb=TARM7_POP+TARM7_PUSH=16+26=42周期Cortex-M3處理器用在ISRl到ISR2轉換的異常開銷：

TM3_btb=Tcancel+Ttail-chaining=8+6=14周期
其中，TARM_btb和TM3_btb分別為ARM7和Cortex―M3處理back―to―back異常轉換所用的時間開銷；Tcancel為發生尾鏈時Cortex―M3已用于狀態恢復的時間。
通過計算可以看出，Cortex―M3少用了28周期。其實，Cortex―M3處理器用在ISRl到ISR2轉換的異常開銷最低可以優化到只用6個周期，這樣就極大地提高了back―to―back異常的響應能力。

結 語
本文闡述了Cortex―M3處理器的異常處理機制。通過和ARM7進行比較，量化分析了Cortex一M3在異常處理方面的優勢，對工程師使用Cortex―M3的異常處理會有一定參考和幫助。