嵌入式實時圖像處理系統中SDRAM控制器的實現
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SDRAM作為大容量、高速度、低價格、低功耗的存儲器件，在嵌入式實時圖像處理系統中具有很高的應用價值，但其控制機制復雜，因此需要設計控制器，以簡化系統對SDRAM的訪問。雖然目前許多微處理器及DSP都提供了與SDRAM的直接接口，但這種通用控制器的執行效率很低，難以滿足實時系統對速度的要求。鑒于此，介紹一種基于FPGA設計而實現高效SDRAM控制器的方案。結合實際系統，該方案將SDRAM配置為全頁突發模式，并采用異步FIFO作為FPGA與SDRAM間的數據緩沖器。分析表明，全頁突發操作模式能夠很好地發揮SDRAM高速讀寫的性能；同時，設計成乒乓操作結構的異步FIFO，在保證數據連續性的同時，更能降低低速前端對高速SDRAM訪問的影響。
1 SDRAM簡介
1．1 SDRAM的特點
相對于其他存儲器件，SDRAM具備以下特性。
(1)上電后必須通過一個初始化進程配置模式寄存器的值，以決定SDRAM的工作模式；
(2)基于三極管和電容的存儲結構SDRAM決定了必須對其定時執行刷新操作，以免數據丟失；
(3)訪問SDRAM時，先由Active命令激活要讀寫的Bank及行并鎖存行址，然后在Read／Write命令有效時鎖存列址。當訪問當前Bank的其他行時，須先使用Pre-charge命令關閉當前行；
(4)SDRAM的內部操作由命令控制，CS_N，RAS_N，CAS_N和WE_N在時鐘上升沿的狀態決定了具體的操作，Bank及行列地址線在部分操作中作為輔助參數輸入。
1．2 全頁(Full-page)模式突發操作
進行大量數據讀寫時，全頁突發模式是充分利用SDRAM性能，提高讀寫速度的良好選擇。
激活Bank的某一行后即可對該行進行讀寫操作。
寫入數據在發出寫命令的當前時鐘周期即可有效，因此寫操作可以在單周期內完成；而讀出數據將在發出讀命令之后CL(CAS Latency)時鐘周期才能輸出到總線，即隨機讀取單個數據至少需要1+CL時鐘周期?？梢?，隨機讀操作會大大降低系統效率。若采用全頁突發方式，對于列寬度為n的SDRAM存儲器，整頁輸出所需的總周期數為2n+CL，平均單個數據輸出所需周期為(2n+CL)／2n△1，由此讀操作延遲對系統效率的影響可降至最低。
2 SDRAM控制器設計
實際的實時紅外熱成像系統采用了ISSI公司生產的型號為IS42S16160B的SDRAM作為數據緩存，其存儲單元組織結構為4 Bank×8 192行×512列×16位。
SDRAM控制器主要由時鐘鎖相環模塊、初始化模塊、刷新計數模塊、數據通路模塊、輸入／輸出FIFO模塊、FIFO接口模塊和主控制器模塊組成，如圖1所示。
在該SDRAM控制器中，片上時鐘鎖相環模塊的作用是將輸入時鐘倍頻為所需要的時鐘，并根據電路板布局進行移相，以保證在時鐘上升沿準確采樣命令及數據。初始化模塊負責產生規定了時間、順序和個數的控制命令對SDRAM進行配置，并在進程結束后發出ini_end信號，以啟動主控制器。刷新控制模塊的作用是每隔最長7．812 5μs發出刷新請求信號ref_req，并接收主控制器發出的ref_ack信號重置刷新計數器。數據通路模塊用于控制數據的有效輸入／輸出。
由于系統對控制器中讀寫操作的數據連續性要求很高，且讀寫速度比較低，而控制器對SDRAM中讀寫操作的數據連續性并無要求，且讀寫速度很高，因此需要使用異步FIFO作為輸入／輸出緩存。輸入／輸出FIFO的數據寬度為16 b，深度可視系統需要而定，但應大于一次讀寫的數據長度LENGTH。另外，為配合SDRAM的全頁突發模式，并充分發揮SDRAM高速讀寫的特點，FIFO采用了乒乓操作的流水線結構?，F以輸入FIFO為例，當某個輸入FIFO寫滿LENGTH數據時，主控制器從該輸入FIFO讀出數據寫入SDRAM，同時系統向另一個輸入FIFO寫入數據。
FIFO接口模塊的主要信號如圖2所示。其作用是將FIFO的狀態信號轉換為主控制器的讀寫請求信號，并控制切換輸入／輸出的兩個FIFO。以向SDRAM寫入數據為例，若某個輸入FIFO的寫人數據個數標志信號in_wr_used與LENGTH相等，則向主控制器發出寫SDRAM請求，并將該輸入FIFO中的LENGTH數據一次寫入SDRAM，同時控制系統向另一個輸入FIFO寫入數據。
SDRAM支持多種工作模式，將其全部包含在主控制器狀態機中會大大增加設計難度，并降低運行速度?？紤]到一些模式在實時圖像處理系統中并不需要，所以對SDRAM主控制器韻狀態進行了簡化，如圖3所示。
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