錯誤檢測與糾正電路的設計方案

　　EDAC電路必須配合CPU的讀寫時序進行工作，不同類型CPU的時序往往是不一樣的。一般來說，總可以分為讀周期和寫周期。在寫周期時，按照上面的設計邏輯，根據16位數據位生成6位的校驗字，這時，數據位是輸入，校驗位是輸出，并在該寫周期中將數據位和校驗位都存儲到相應的存儲器位置中去，這種情況比較簡單。在讀周期時，情況復雜些，可以設計成三步完成。第一步，在CPU讀信號來之前，由于存儲器地址和片選信號已經有效，可先將數據位和校驗位讀入，這時，數據位和校驗位都是作為輸入。第二步，在讀信號來時，將數據位、校驗位鎖存，同時進行檢測，如果無錯，則不進行任何處理，直接將數據輸出；如果發現二位錯，則產生中斷；如果是一位錯，在輸出上有所反應，并進入下一步。第三步，如果是數據位出錯，將其自動更正，并將正確的值再回寫到相應的內存地址中，將正確的數據值輸出到數據總線；如果是校驗位出錯，可以直接將正確的數據位輸出到數據總線上。這部分功能是EDAC功能的核心，可以用VHDL語言來實現，以下是設計思路。

（1）對輸入的設計

① 數據位和校驗位的輸入。

② 控制端的輸入。經過前面的分析，一共有四種狀態（寫一種狀態、讀三種狀態），可以設計兩個控制端，設為C0、C1。其功能見表2。

（2）對輸出的設計

① 數據位和校驗位的輸出。其中校驗位的輸出在讀周期和寫周期有所不同：在寫周期校驗位輸出是生成的校驗位；而讀周期就沒有必要輸出校驗位了，可以設計為輸出伴隨式S。

② 錯誤標記輸出。在應用中，可以設計兩種錯誤標記輸出，分別記為ERR和INT。其中ERR輸出1表示數據位有錯誤產生，包括可自動糾正的一位錯誤和兩位或兩位以上錯誤。INT輸出1則表示發生了兩位或以上錯誤，無法自動糾正，向CPU申請中斷，由CPU進行異常處理。

在表2中，總結了上面所描述的功能設計。

表2 EDAC模塊功能表

圖1為EDAC部分邏輯等效圖。

　　由于邏輯關系已經非常明確了，下面討論采用VHDL語言實現上述EDAC模塊的功能。可以有兩種方法來實現VHDL編程，即RTL級語言描述和行為級語言描述。其中RTL級描述的實現難度比較大，需要根據前面設計的邏輯功能，轉換為基本的門來描述；有效率高和受邏輯綜合軟件的影響小等優點，但可讀性差，實現起來比較困難。因此我們采用的是行為級描述，根據四個輸入作敏感量，用一個進程（process）就可以實現。編程思路是：根據控制端C0和C1進行判斷，如果是寫周期，直接將輸入的數據相應位進行異或后輸出；如果是讀周期，先生成伴隨式S，然后判斷S，用CASE語句執行相應的輸出。需要強調的是在不需要輸出的時候，要把輸出端用高阻封住。

　　利用這個EDAC模塊再輔以簡單的外圍電路就可以實現較強的EDAC功能，可以把這一部分整個電路都集成到FPGA中。

3 仿真結果

　　仿真環境：MAX+plus II 10.0。

　　仿真模擬器件：FLEX 10K系列，EPF10K10LC84-3。

　　信號功能說明見表3。

表3 仿真信號說明

（1）寫周期的仿真

　　圖2所示仿真圖中，275~500 ns仿真了一個寫周期，數據輸入是AA55，而校驗位輸出是00，通過驗證是符合上面的設計邏輯的。

（2）讀周期的仿真

在讀周期的仿真中，我們模擬了以下四種情況。

① 正確的讀周期：出現在650~975ns，校驗位、數據位都是正確值。

② 數據位出現一位錯誤：圖2中1.25~1.65 μs模擬了數據位產生一位錯誤的情況。數據正確的情況下應該是AA55，但現在d8位發生了錯誤，讀入的數據變為AB55，可以看出數據已經被自動更正為AA55；同時，ERR輸出1表明有錯誤發生，CBOUT輸出為23，即100011，從表 1可以看出是d8位發生了錯誤。

③ 校驗位出現一位錯誤：圖2中1.8~2.0μs模擬了校驗位產生一位錯誤的情況。校驗位正確的情況下應該是00，但現在C2位發生了錯誤，讀入的數據變為04，可以看出數據沒變，仍為正確值AA55；同時，ERR沒有輸出，CBOUT輸出為04，即000100，從表一可以看出是C2位發生了錯誤。

④ 發生了兩位錯誤：圖 2中2.4~2.75μs模擬了數據位產生兩位錯誤的情況。數據正確的情況下應該是AA55，但現在d8位和d0位發生了錯誤，讀入的數據變為AB54，可以看出EDAC電路已經無法自動更正。 ERR和INT同時輸出1表明有多位錯誤發生，INT信號可以向CPU申請中斷，用中斷服務程序進行異常處理。

　　可以看出仿真結果可以滿足設計時的思想，能夠起到自動糾正一位錯誤和檢測兩位錯誤的功能。

圖2 仿真結果

結 語

　　本文利用糾錯編碼的基本知識，提出了一種簡單實用的能自動糾正一位錯誤和檢查兩位錯誤的編碼方法，并且通過VHDL語言編程，用FPGA器件來實現。在我們自己的嵌入式系統中，EDAC電路已經得到了應用和驗證。現在越來越多的嵌入式系統對可靠性要求越來越高，采用EDAC技術可以簡單有效地提高系統的容錯能力；但針對不同系統，EDAC和CPU的時序配合可能會有所不同。例如，對于一些時鐘頻率比較高的CPU，可能需要插入等待周期等等，但由于采用VHDL語言進行設計，有很大的靈活性，稍加改動就可以滿足不同場合的需求