MPEG-4編碼器在BF561上的優化
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1 ADSP-BF56l結構特點
ADSP-BF561是采用對等的雙核結構，可以很好地執行兩種任務，且開發人員可以隨意分配任務來平衡雙核之間的負載。如圖1所示，每一個Blackfin內核包含兩個乘／累加器(MAC)，兩個40位的ALU，四個視頻專用8位ALU和一個40位移位器。運算單元處理來自寄存器組的8位、16位或者32位數據。每個MAC每周期可完成一個16位乘16位的乘法運算，并把結果累加到40位的累加器中，提供8位的精度擴展。ALU單元執行標準的算術和邏輯運算，由于兩個ALU具備對16位或32位數據操作的能力，因此運算單元具備的靈活性可以滿足各種應用中信號處理的要求。每個32位的輸入寄存器可以作為兩個16位的寄存器，因此每個ALU可以完成非常靈活的單16位算術運算。通過把寄存器當作兩個16位的操作數使用，雙16位或單32位操作可以在一個周期中完成。更好地利用第二個ALU，四個16位操作可以簡單地完成，加速了每個周期的吞吐量。強大的40位移位器功能豐富，可以對數據進行移位、循環移位、歸一化、提取和存儲等操作。運算單元所使用的數據來自具有16個16位操作數或8個32位操作數的寄存器組。
同時BF561把存儲器視為一個統一的4 GB地址空間，使用32位地址并采用分級存儲器結構。Level1(L1)存儲器一般以全速運行，沒有或只有很少的延遲。Level 2(L2)／Level 3(L3)分布在片內或片外，對它的訪問會耗費多個處理器周期。在L1級，指令存儲器只存放指令，兩個數據存儲器存放數據，一個專用的臨時數據存儲器存放堆棧和局部變量信息。在L2／L3級可以存放指令和數據。
2 編碼器整體結構
以BF561為核心構成的MPEG-4編碼器結構如圖2所示，其中BF561為編碼處理器，完成視頻采集控制以及基于MPEG-4的壓縮編碼等工作；與之相連的視頻解碼芯片選用ADI公司提供的ADV7183，它是10位ADC的增強型視頻解碼器，其內含三個精確模／數轉換器(ADCs)和完整的自動增益控制(AGC)電路。BF561與ADV7183之間通過其專用視頻接口PPI接口相連，并通過I2C總線協議完成對ADV7183內部寄存器的讀／寫操作。
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