FPGA設計中的時序管理

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　　二、導言

　　FPGA的設計與高速接口技術可以幫助你滿足今天的市場要求，但也提出了一些有趣的設計挑戰。為了確保存儲器接口的數據傳輸準確，在超過200兆赫茲以上，進行時序分析將發揮更突出的作用，以識別和解決系統運行的問題。在這些頻率內，最重要的是創建和控制時序空余，留下最小的空余，以確保數據采集和演示窗口的準確。更快的邊緣速率同時也放大物理設計的影響，造成信號完整性問題，對此則需要更多的沉降時間及縮小時序空余。歡迎轉載,本文來自電子發燒友網(http://www.elecfans.com )

　　FPGA器件現在還包括某些先進的功能，如支持帶有I/O單元接口的雙通道數據(DDR)和板上鎖相環(PLL)網絡進行精確時鐘控制等等。這些在FPGA技術中的高級功能均提供先進的接口模塊，從而有助于減少界面設計，再加上TimingDesigner軟件的獨特能力，在最短的時序中提供最準確、有力的解決方案。本文主要探討了DDR型存儲器接口設計中必要的時鐘偏移及數據采集的時序空余。

　　圖1：TimingDesigner軟件便于捕獲設計特點的圖形界面窗口。

　　三、DDR/QDR存儲器接口的設計問題

　　DDR或四倍數據速率(QDR)存儲設備可以提供和接受兩倍于器件時鐘頻率的源同步數據，這意味著數據在時鐘的上升緣和下降緣傳輸。此外，需要捕捉時鐘偏移和進行適當地調整，以確保適當的時鐘與數據關系。

　　如前所述，現在一些FPGA裝置包括DDR接口的I/O單元和板上的PLL網絡。這意味著，你必須有一個方式來控制模塊的準確和可靠。為了說明這一點，讓我們來讀取QDR II SRAM源同步接口的設計要求看看實例。

　　在同步存儲器系統例如QDR SRAM中，數據是與時鐘同步的，所以存儲器數據的相位必須旋轉90度。這種相位旋轉通常在有效數據窗口中進行時鐘中心調整，這是QDR實現準確數據采集的一個重要設計特點(見下文圖2)。如果要改變時鐘中心，我們可以通過對板上FPGA的PLL網絡進行簡單的延時時鐘信號來達到。

　　圖2：中心對齊的時鐘/數據關系。

　　獲取數據

　　延遲時鐘信號可以實現中心對齊以避免各種溫度變化和其他類似的設計影響，可能會對時鐘或數據方面帶來一些影響，但不會很大，但違背了接收存儲器的建立或保持時序的要求。在理論上，對于大部分器件，中心對齊的時鐘邊緣將最大限度地建立和保持時序，留出足夠的安全空余。然而，除非建立的需求合適于保持的需求，時鐘信號的中心對齊將提供更多的時序空余。

　　理想的解決辦法是為器件的建立和保持提供一個最大的安全空余，可以通過轉化平衡空余，為二者都提供相同的安全空余。為了平衡空余，我們為接收器件確定最低的有效數據窗口，在實際有效數據窗口的中心窗內可以給我們的存儲器提供設計參數。

　　利用接收器件最小的建立和保持時間，我們可以利用下面的公式確定最小的安全的有效數據窗口：

　　最小創建時間+最低保持時間=最低有效數據窗口

　　如圖3所示，在存儲器器件中可以看出，實際結果是在有效數據窗口中間。為了確保獲取數據，總線必須在接收器最小的有效數據窗口外的安全區域內進行轉換。根據時鐘與數據的關系，信號設計在任一區域內，在獲取數據時，我們確保盡可能多的安全空余。

　　圖3：平衡實際有效數據窗口中的最小有效數據窗口。

　　實現適當的時鐘偏移

　　源同步時鐘的相位偏移將有效地改變存儲控制器接收寄存器的最小有效數據窗口，因此將形成平衡有效數據窗口。時鐘偏移調整是FPGA裝置中PLL器件的一個組成部分。要確定偏移的值，我們必須考慮到影響信號的布線延遲和任何外部延遲。