基于DSP的1553B總線系統設計與實現

3 接口電路的硬件設計
系統的硬件電路主要包括：DSP模塊、1553B總線接口模塊、邏輯綜合模塊。系統的結構框圖如圖2所示。

3．1 DSP模塊
DSP芯片功能強、體積小、使用方便靈活，被眾多領域廣泛應用。F2812是TI公司推出的采用高性能靜態CMOS技術的32位定點數字信號處理器，器件上集成了多種先進的外設，為現代控制領域應用提供了良好的控制核心。F2812的地址線為19位，數據線為16位。其特點有：1)采用高性能靜態CMOS技術，其供電電壓為3．3 V，采用哈佛總線結構和流水線操作，具有150 MIPS的運算能力，可單周期執行32位×32位的乘和累加操作(MAC)或雙16位×16位MAC運算；2)片上存儲器包括128 k×16 Flash存儲器、18 k×16的片內RAM、4 k×16的Boot ROM大容量的片內RAM可滿足大多數設計要求，無需擴展片外存儲器，既降低了成本又使硬件設計變得簡潔；3)具有外部中斷擴展(PIE)模塊，可支持多達45個外部中斷，最多可達56個的可編程通用輸入／輸出(GPIO)引腳，帶有豐富的接口模塊包括2個串行通信接口(SCI)、串行外設接口(SPI)和多通道緩沖串口(MeBSP)，為建立信號處理平臺提供基礎。
3．2 1553B接口電路
傳統的1553B接口卡設計時采用BU-61580接口芯片，采用70引腳的雙列直插式組件(DIP)封裝，5 V供電，考慮到本系統的DSP芯片F2812的I／O是3．3 V電平，所以1553B總線接口電路采用DDC公司的首款全3．3 V的1553B接口芯片BU-64843，無需電平轉換，簡化了硬件電路設計，采用該芯片80-pin陶瓷扁平封裝更加方便用戶進行硬件電路設計。BU-434843內部還集成了雙收發器邏輯、編解碼器、協議邏輯、內存管理和中斷控制邏輯，支持BC／RT／MT模式，還提供了一個4 kB的內部共享靜態RAM和與處理器總線之間的緩沖接口。
BU-64843與微處理器或外部存儲器接口非常靈活，可與8位、16位多種微處理器相連接，并且可以實現無縫連接或者只需很少的粘和邏輯電路。BU-64843有2種工作模式：透明模式(TRANSPARENT)和緩沖模式(BUFFERED)。透明模式時芯片可以尋址64 KB，即可以尋址到其外部的RAM，這時需要為其配置外部RAM。一般應用透明模式時。在BU-64843協議芯片和CPU之間配置雙口RAM。而在二者的數據總線和地址總線之間需要使用隔離器。緩沖模式時只尋址其內部的4 KB字的RAM，地址單向，可直接由CPU驅動，不需要使用總線隔離器。另外，BU-64843還根據微處理器是否具有READY(握手信號)選擇零等待和非零等待方式。非零等待是指在微處理器對BU-64843進行并行總線(讀、寫)操作時，BU-64843內部邏輯電路若有操作時，微處理器需要等待BU-64843準備好。當BU-64843準備好時，就輸出READY信號。在這種情況下。應將BU-64843的READY信號接到微處理器的READY信號上，并設置微處理器的等待方式受READY控制。16位緩沖模式是最常用的接口形式。提供一個與16位或32位微處理器共享RAM的緩沖器接口，在這種接口中，BU-64843的內部地址／數據緩沖器使其與微處理器的地址，數據隔離。一般在傳輸數據量比較少，BU-64843內的4 KB RAM足夠用時。可選用16位緩沖非零等待模式。在該模式下將引腳16／8#置為高電平，TRANSPARENT／B-UFFERED#置為低電平，ZERO_WAIT#置為高電平。工作在緩沖方式下，占用16位數據總線和12位地址總線，其所有的控制信號由FPGA的譯碼電路產生，通過中斷方式與F2812通信，因此BU-64843的中斷引腳INT與F2812的外部中斷XINTl連接；BU-64843總線接口有2個數據通道，通道A和通道B，這是為了保證通信的可靠性而采取的冗余設計，在實際的工程中也使用2個通道，通過軟件選擇任意通道進行數據傳輸。BU-64843通過2個耦合變壓器PM-DB2755與外部的屏蔽雙絞線連接：16 MHz有源晶振作為時鐘輸入。