Altera器件時間匹配問題的解決方案
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對于三到八譯碼器而言，用a、b、c表示輸入引腳，d0、d1、d2、d3、d4、d5、d6、d7 表示三到八譯碼器的輸出引腳。對該設計項目進行編譯后模擬仿真，這時非常容易從模擬仿真出來的波形上看到出現(xiàn)了毛刺。如采用同步時鐘（引腳驅動）方式，就可以消除毛刺。要注意的一點是建立和保持時間（Setup/hold time ）是測試芯片對輸入信號和時鐘信號之間的時間要求。建立時間是指觸發(fā)器的時鐘信號上升沿到來以前，數(shù)據穩(wěn)定不變的時間。輸入信號應提前時鐘上升沿（如上升沿有效）T時間到達芯片，這個T就是建立時間Set up time。如不滿足Setup time，這個數(shù)據就不能被這一時鐘打入觸發(fā)器，只有在下一個時鐘上升沿，數(shù)據才能被打入觸發(fā)器。保持時間是指觸發(fā)器的時鐘信號上升沿到來以后，數(shù)據穩(wěn)定不變的時間。hold time不夠，數(shù)據同樣不能被打入觸發(fā)器。我們選用a端的輸入脈沖寬度是時鐘脈沖的四倍，這樣D 觸發(fā)器就可以正常動作，輸出結果是正確的，見圖3、圖4。如果我們一定要使輸入脈沖等于輸出脈沖的寬度，就要使輸入脈沖的高電平與時鐘脈沖的高電平錯開，保證D觸發(fā)器能工作。
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