基于VHDL語言的智能撥號報警器的設計

2.3 摘/掛機控制模塊PICK

　　電話摘/掛機的實現是由摘/掛機控制模塊PICK控制摘/掛機電路來完成的。設計的PICK模塊如圖7所示。CLK是系統時鐘輸入；EN是人體檢測傳輸器采集的盜竊信號輸入；RESET是系統復位信號輸入；STOP為撥號完成的掛機控制信號輸入；BUSY為遇忙信號輸入；PICK為摘/掛機信號輸出。當有盜竊發生時，EN輸入信號有效，該模塊使摘機輸出信號PICK有效，從而驅動摘/掛機電路產生摘機動作。如果摘機后電話信號音識別模塊JUDGE送來的是系統忙的信號，即UBSY輸入信號有效時，輸出掛機信號PICK。兩秒鐘后重新啟動摘機，直到電話信號音為可撥號狀態。撥號完成后，STOP信號有效， PICK模塊產生掛機信號。當RESET有效時，掛機輸出信號有效。摘/掛機控制模塊PICK的部分VHDL程序如下：

process(clk,stop,busy,en,delay)

begin

if(clk'event and clk='1') then


if(reset='1' or stop='1') then

/*復位或撥號完成后掛機*/

pick='0';

elsif(en='1') then /*報警信號觸發摘機*/

if(busy='0') then

pick='1';

elsif(delay='1') then /*遇忙延時后重新摘機*/

pick='1';

else

pick='0'; /*遇忙掛機*/

end if;

end if;

end if;

end process;

3 系統設計和邏輯仿真

　　FPGA 中的3個功能模塊用VHDL語言描述進行綜合仿真后，連接起來的系統電話原理圖如圖8所示。系統的工作過程：STEAL報警信號輸入PICK模塊，產生 PICK摘機信號，控制摘機/掛機電路。摘機后，RECEI-SEND模塊將呼叫處理控制字寫入MT8880芯片中，將MT8880設置為叫處理模式。然后電話信號音識別模塊JUDGE對MT8880芯片的輸出信號IRQ計數，判別電話音是否為撥號音。若非撥號音，產生電話忙信號BUSY至PICK模塊，輸出掛機信號PICK，電話掛機。然后摘機后重判，若為撥號音，則JUDGE模塊輸出撥號信號DIAL至RECEI-SEND模塊，RECEI-SEND 模塊模擬與MT880直接接口進行數據通訊的DTMF收發時序，控制MT8880按預先設置的電話進行自動撥號。撥號后延時，由JUDGE模塊判別電話音是否為電話回鈴音，若為電話回鈴音電話回鈴音，則延時掛機。若不是電話回鈴音，則掛機重撥。

　　本系統采用的FPGA芯片為XILINX公司的XCS30/XL，邏輯門數為1.3萬門，用FOUNDATION2.1軟件工具開發。設計輸入完成后，進行整體的編譯和邏輯仿真，然后進行轉換、布局、布線、延時仿零點生成配置文件，最后下載至FPGA器件，完成結構功能配置，實現其硬件功能。FPGA的系統邏輯功能仿真波形如圖9所示。各信號的邏輯功能和時序配合完全達到設計要求。

　　本系統是用FPGA實現的智能報警器，全部通過編譯仿真和系統測試。由于系統的很多邏輯功能由一片FPGA實現，外圍器件很少，所以系統體積小、可靠性高，且器件的可編程性使得系統功能易于完善。隨著可編程ASIC器件的應用范圍不斷擴大，越來越多的產生在開發過程中都使用VHDL語言，綜使我們得以脫離底層電路，站在更高的層次上考慮各種邏輯和時序關系，從而快速完成設計。