邏輯分析儀SignalTaPⅡ在系統級調試中的應用

摘要：嵌入式邏輯分析儀SignalTap II是Quartus II軟件中第二代系統級調試工具，它可以用來捕捉目標芯片內部信號節點處的信息，而又不影響原硬件系統的正常工作。通過一個多波形信號發生器的設計實例，詳細闡述SignalTap II的工作流程和參數設置方法。實驗結果表明，該測試方法操作方便，實時性較高，能夠加快系統的開發流程。
關鍵詞：SignalTap II；測試；信號發生器

引言
隨著微電子技術、微封裝技術和印制板制造技術的不斷發展，印制電路板面積越來越小，密度越來越大，復雜度越來越高，層數越來越多。故采用傳統的硬件測試方法(如外探針測試法)來測試焊接上的器件，難度增大。而嵌入式邏輯分析儀的使用可以將高效的硬件測試手段和傳統的系統測試方法相結合，從而解決這些問題。嵌入式邏輯分析儀實現了硬件測試的軟件化，但它和驗證邏輯正確性的軟件仿真又有所不同。它可以用來捕捉目標芯片內部信號節點處的信息，而又不影響原硬件系統的正常工作，具有無干擾、便于升級、使用簡單、價格低等特點。

1 SignalTap II原理及工作流程
SignalTap II邏輯分析儀是Quartus II軟件中第二代系統級調試工具。它是一種基于邏輯分析核的嵌入式邏輯分析儀，不僅具備普通邏輯分析儀的觸發、數據采集和存儲功能，還可訪問FPGA器件內部的所有信號和節點，在系統設計中觀察硬件和軟件的交互作用。SignalTap II專用于Quartus II軟件，與其他嵌入式邏輯分析儀相比，它支持的通道數最多，抽樣深度最大，時鐘速率最高。目前SignalTap II邏輯分析儀支持的器件系列包括：Cyclone、Cyclone II、Cyclone III、APEXT II、APEX 20KE、APEX20KC、APEX20K、Excalibur、Mercury、Stratix GX、Stratix、Stratix II、Stratix III等。
SignalTap II的工作流程如圖1所示。在FPGA運行過程中，當滿足觸發條件時SignalTap II將啟動采樣過程并將數據暫存于目標器件中的嵌入式RAM(如ESB、M4K)中，采樣數據不斷刷新片內存儲器內容，然后通過器件的JTAG端口將捕獲到的信號數據傳出，送入計算機Quartus II開發環境中進行顯示和分析。這樣開發者可以在整個設計過程中以系統級的速度來觀察硬件和軟件的交互作用。此外，SignalTap II允許對設計中的所有層次的模塊的信號節點進行測試，可以使用多時鐘驅動，而且還能通過設置以確定前后觸發捕捉信號信息的比例。

2 STP文件的參數設置
在圖1所示的SignalTap II工作流程中，STP文件的參數設置是否恰當將直接影響采樣與分析結果的好壞，故它在整個流程中是極其重要的。STP文件的參數設置主要包括以下幾個方面：
①設置采樣時鐘。采樣時鐘決定了顯示信號波形的分辨率，它的頻率要大于被測信號的最高頻率，否則無法正確反映被測信號波形的變化。SignalTap II在時鐘的上升沿采樣，可以使用設計系統中的任何信號作為采樣時鐘，根據Altera公司的建議最好使用同步系統全局時鐘
作為采樣時鐘。但是在實際應用中，多數使用獨立的采樣時鐘，這樣能采樣到被測系統中的慢速信號，故需將系統時鐘進行分頻。
②設置被測信號。可以在Node Finder窗口進行選擇，添加要觀察的信號。
③配置采樣深度，確定RAM的大小。采樣深度決定了待測信號采樣存儲的大小，它是根據設計中剩余的RAM塊容量和待測信號的個數決定的。待測信號個數的增減和采樣深度的深淺會直接改變RAM塊的占用情況，采樣深度的范圍為0～128 KB。SignalTap II所能顯示的被測信號波形的時間長度為Tx=N×Ts，其中N為緩存中存儲的采樣點數，Ts為采樣時鐘的周期。
④設置buffer acquisition mode。buffer acquisitionmode包括循環采樣存儲、連續存儲兩種模式。循環采樣存儲也就是分段存儲，將整個緩存分成多個片段(segment)，每當觸發條件滿足時就捕獲一段數據。該功能可以去掉無關的數據，使采樣緩存的使用更加靈活。通常選擇循環采樣存儲，需要設置觸發位置。觸發位置允許指定在選定實例中在觸發器之前和觸發器之后應采集的數據量。Pre trigger position表示采樣到的數據12％為觸發前，88％為觸發后；Center trigger position表示采樣的數據處于觸發前后各一半；Post trigger position表示采樣到的數據88％為觸發前，12％為觸發后；Continuous triggerposilion表示以環形緩沖的方式進行連續采樣保存，直到用戶中斷為止。
⑤觸發級別。SignalTap II支持多觸發級的觸發方式，最多可支持10級觸發，為設置復雜的觸發條件提供了足夠的靈活性，幫助驗證檢錯。如果設置了多觸發級別，直到所有的觸發條件順序滿足后，才開始采集數據。
⑥觸發條件。設定約束性的觸發條件。可以設定單個信號的獨立觸發條件，直接采用單個外部或設計模塊內部的信號；也可以允許多個節點信號的組合復雜觸發條件構成觸發函數的觸發條件方程，以協助調試工作。當觸發條件滿足時，在SignalTap II時鐘的上升沿采樣被測信號。例如，使能信號EN與RST相與后觸發，觸發條件=ENARST。
當完成以上設置后，重新編譯工程并將該設計下載到FPGA中，在Quartus II中SignalTap II窗口下查看邏輯分析儀捕獲結果，并進行相關分析，完成系統測試。