基于Spantan FPGA的多路數字量采集模塊設計

　　FPGA內部邏輯主要分為數字信號采集、數據緩存和數據讀取、FIFO控制。根據要求，信號采集又分為頻率信號采集、20路數字信號采集和15路脈沖信號采集。系統同時采集三組信號，再送入外部FIFO中緩存。由于脈沖信號的數據量較大，時序不匹配，因此在信號采集完后數據還應緩存，然后再經數據編幀送至外部FIFO。內部緩存利用VHDL編寫模塊，但是更簡易的方法是利用FPGA內部的雙口RAM。因此，FPGA選用Xilinx公司的XCF2S-100E，其內部集成5 KB容量的RAM，足夠內部緩存使用。數據經信號采集后送人緩存，然后由讀取模塊讀出再送入外部FIFO，整個模塊采用120 MHz的時鐘，可以滿足要求大于100 MHz的時鐘頻率。采集20路數字信號的方法是當信號變化時，就將當前所有數字信號的電平狀態都送入緩存，而對于頻率信號和脈沖信號的采集則采用如下方法。

　　4.1 頻率信號采集

　　由于頻率信號只需體現出其頻率大小即可，因此采集頻率信號時只記錄該信號兩沿間的時間。即就是設定一個16位的計數器T，計數器的值隨主時鐘累加，當判斷到該信號有變化時，就將計數器的值T1送人緩存，然后將該計數器清零。計數器的值繼續累加，直到該信號下一次變化，再將計數器的值T2送入緩存，計數器再清零，以此類推，來記錄該信號兩沿間的時間。

　　4.2 脈沖信號采集

　　采集脈沖信號需記錄該信號的脈寬以及相對于同步信號的延遲。記錄方法是：使用一個單獨的進程，定義一個24位的計數器TB，當同步信號的上升沿到來時開始計數，當同步信號的下一個上升沿到來時，該計數器清零。另一個進程判斷15路脈沖信號中有一路信號變化時，將當前計數器TB的值送人緩存，并將當前所有脈沖信號的電平狀態都送入緩存。

　　4.3 數據的編幀和解幀

　　在數據采集部分中，當同步信號的上升沿到來時，將3個幀標志分別寫入3個緩存，頻率信號數據的幀標志為EB90;20路數字信號的幀標志為2個EB91;15路脈沖信號數據的幀標志為3個EB92。讀取數據模塊中，當同步信號的下降沿到來時，開始讀取緩存的數據送至外部FIFO，并判斷當讀取一個EB90后，開始讀取緩存的數據，并送入外部FIFO;當讀到兩個EB91后，讀取緩存的數據，并送入外部FIFO;當讀到3個EB92后表明一幀數據讀取完畢，等待下一個同步信號的下降沿后再開始讀取下一幀數據。由于外部FIFO是16位，所以數據中不滿16位的都用0將數據補充完整，完整的數據幀結構如圖5所示。

　　上位機收到一幀數據后進行解幀處理，對于頻率信號數據，將這些T值相加并求平均得出T’，再乘以2，由于系統時鐘是120 MHz，所以2T’/120為頻率信號周期(μs級)，然后求倒數即可得出該信號的頻率值。

　　20路數字量信號數據直接顯示其電平狀態。脈沖信號數據則先判斷哪一路(多路)脈沖信號發生變化，再判斷該信號(幾路信號)的電平狀態。若為高電平，則對應的時間應為TBa;若為低電平，則對應的時間應為TBb。TBa即為該脈沖信號相對于同步信號的延遲，而TBb-TBa的值即為該脈沖信號的正脈沖脈寬。

　　5 結束語

　　針對測控系統監測信號數量較多的問題，提出了一種基于FPGA的多路數字量采集與處理模塊，設計了相應的電路和FPGA邏輯。在綜合調試成功的基礎上，該多路數字量采集模塊已成功應用于某測試系統。