基于DSP TMS 3 2 0F2 8 1 2的智能接口板設計

該接口板采用30M石英晶體提供時鐘，XPLLDIS引腳上拉使能PII模塊，倍頻選擇最大的XCLKIN×5=150MHz。
1．2．2 復位電路
復位電路會中斷F2812的執行，復位板上資源，同時使處理器從0x3FF000地址開始執行指令序列。F2812的復位可由外部復位管腳引起。
F2812外部復位源采用MAX706芯片進行復位，MAX706復位的產生條件有以下3種情況：
(1)上電復位，當Vcc>4．40V(典型值)時產生復位，并保持200ms復位有效；
(2)掉電復位，當Vcc4．40V(典型值)時產生復位，此時可防止對存儲器進行錯誤寫入；
(3)手動復位，當手動復位信號有效，產生復位，用于調試。
MAX706的復位信號形成F2812的上電復位輸入，使系統所有資源復位。復位電路如圖7所示。

1．3 串行總線處理電路
本模塊串行數據的接收和發送都采用TL16C554協議芯片來完成，RS422和RS232總線傳輸通過不同的接口芯片完成電平轉換，其功能框圖如圖8所示。

16C554通過對各個寄存器的編程完成串行數據的初始化及傳輸，在上電初始化時，本模塊將串行數據初始化為數據位8位，停止位1位，無奇偶校驗位，波特率為115．2kB／s，在完成上電BIT后，主機可通過改變雙口存儲器的初始化參數來滿足自身對串行數據格式的約定，16C554各寄存器地址分配如表3所示，各個寄存器對應的訪問地址為該串行通道分配的基地址加上偏移地址，即：各寄存器訪問地址=BASE+[A2A1A0]16。

串行協議芯片通過有效的初始化才能實現串行數據的正確接收和發送，在進行初始化的時候確保串行通道沒有接收和發送數據。其初始化流程如表4所示。

1．4 控制邏輯電路
控制邏輯電路負責整個DSP數據處理模塊上控制和狀態信號的產生，負責PCI總線時序控制和邏輯譯碼。該邏輯功能由CPLD可編程邏輯器件實現，邏輯描述由VHDL語言完成。控制邏輯電路主要完成以下功能：
(1)TMS320F2812總線時序支持電路；
(2)系統總線接口時序支持電路；
(3)地址譯碼；
(4)地址轉換及地址三態控制；
(5)實現對數據總線管理邏輯的控制；
(6)系統總線復位。

2 結束語
根據以上原理，我們研制了本智能接口板，其通用性強，接口簡單，可以滿足大多數應用條件，經使用證明設計合理，穩定可靠。