基于FPGA的可變長度移位寄存器優化設計

　　利用Spartan-3系列芯片的一個CLB(相當于8個基本邏輯單元)就可以構成N=128的可變長度移位寄存器，如圖5所示。作為對比，如果不調整FPGA芯片類型與移位寄存器結構類型的搭配，比如直接采用Altera Cyclone II芯片，按結構A實現N=128的可變長度移位寄存器，則需消耗169個基本邏輯單元(由Quartus II編譯)。

　　2.2 優化移位寄存器結構

　　通過優化移位寄存器結構，采用FPGA片內RAM來實現移位寄存器，利用片內RAM速度快、數量大的優點，直接減少基本邏輯單元的消耗，提高資源利用率。

　　2.2.1 實現原理

　　FPGA片內RAM常見有兩種，一種是分布式RAM(Distributed RAM)，如Xilinx Spartan-3的LUT，每個LUT都可作為16位的RAM使用;另一種是嵌入式塊RAM(Block RAM)，如Xilinx Spartan-3的18KB塊RAM、Altera Cyclone II的4KB塊RAM(M4K)。結構A與結構B中，各級都需要對本級節點的信號流向進行控制，這種形式限制了FPGA嵌入式塊RAM的使用。為此，設計了結構C——梯級組合型，如圖6所示，這種結構非常利于采用片內RAM來實現移位寄存器。

　　分析結構C，梯級組合型有兩個要素：一是2：1多路復用器，每個都有單獨的控制位，共n個，而且n〈〈N，二者呈指數關系;二是不同長度的移位寄存器組成的梯級，初級(第0級)由20=1個觸發器組成，第1級由21=2個觸發器鏈接組成，第2級由22=4個觸發器鏈接組成，……，第N級由2N個觸發器鏈接組成。在梯級組合型的結構中，不需要對每個觸發器的輸入輸出都控制，只需通過控制位BI對各個梯級的輸入輸出控制就可以實現分辨率為1的長度連續變化，寄存器的長度N=BN×2N+…+B2×22+B1×21+B0×20.

　　例如，對于最大N=255(控制字為8位)且采用結構C的可變長度移位寄存器，要實現長度為5的移位寄存器，只需設置控制字為00000101B即可;要實現長度為255的移位寄存器，只需設置控制字為1111111B即可。由于同一個梯級里，除頭尾兩級外，其他各級不再有信號流向控制，且各梯級觸發器鏈的長度為2n，可以方便地利用FPGA嵌入式塊RAM和廠商提供的經過優化的宏功能模塊來實現長度較大的梯級，從而提高資源利用率。

　　2.2.2 應用示例

　　以Altera Cyclone II[3]的M4K為例，每個M4K塊RAM有4 608個存儲位(其中包括512個奇偶位)，操作頻率高達250MHz，M4K工作于移位寄存器模式時的結構如圖7所示，數據寬度(w)、每段長度(m)、抽頭數(n)的關系可方便地在廠商提供的基于RAM的移位寄存器宏模塊“altshift_taps”中設置。當w×m×n不大于4 608且w×m不大于36時，消耗一個M4K和少量基本邏輯單元;當不能滿足上述兩項中任意一項，開發工具會自動連接多個M4K.通過調整w、m、n的組合，M4K能以多種方式高效實現結構C的梯級。

　　例如，構造一個1024位的梯級，可以設置w=1、m=256、n=4，占用13個LUT，8個寄存器，1個M4K;構造一個4 096位的梯級，可以設置w=1、m=256、n=16，依然只占用13個LUT，8個寄存器，1個M4K.為進一步提高M4K的利用率，可以設置w=32、m=128、n=1，只占用12個LUT，7個寄存器，1個M4K就能得到32個長度為128位的移位寄存器段，將這些寄存器段自行連接，用一個M4K能同時得到如下的梯級：128位、256位(2段串連)、512位(2段串連)、1024位(8段串連)、2048位(16段串連)，最大限度地利用了M4K的RAM資源。

　　作為對比，仍以Altera Cyclone II芯片為例，如果用基于基本邏輯單元的移位寄存器宏模塊“LPM_SHIFTREG”來實現1 024位的梯級和4096位的梯級，則分別需1 024(256×4)個LUT和4096(256×16)個LUT，資源開銷較大。可見，結構C非常利于實現可變長度較長的移位寄存器。

　　可變長度移位寄存器是非常有用的邏輯結構。對高速數據采集系統觸發控制單元來說，應用優化后的可變長度移位寄存器可以提高其信噪比，改善其可靠性和靈活性。另外，采用可變長度移位寄存器可以減小死區時間，從而改善觸發控制單元重復觸發的性能。這些改善在本單位設備的實際應用中起到了良好的作用。