基于DSP TMS320C6416的數字下變頻技術

數字下變頻器有多種芯片可供選擇，如Harris公司Gray-Chip公司的產品。然而這些器件無法滿足雷達對抗偵察數字接收機高多DSP的數字下變頻器。本文以某雷達對抗偵察數字接收機為例，介紹一種基于TI公司的DSP TMS320C6416的數字下變頻器。
　　1 數字下變頻的基本原理
　　數字下變頻的基本原理見圖1。

　　經A/D變換后的中頻信號通過兩個乘法器構成混頻器，產生I、Q兩種信號再通過低通濾波、抽取輸出降低了采樣頻率的基帶信號。以某種數字接收機為例，其中頻頻率fc=200MHz，中頻帶寬B=20MHz，中頻采樣頻率fs=500MHz，下變頻時可以直接將中頻頻率變到0，也就是令圖1中的f0=fc，此時位于中頻帶寬內對稱于中頻頻率的信號頻譜分量將發生混疊。為避免這種現象可將中頻下變頻到一個較低的頻率而不是0，設f0=190MHz，則下變頻后的信號位于0～20MHz，通過低通濾波10倍抽取，相當于對變頻后的信號以50MHz的采樣頻率采樣。利用DSP實現數字下變頻的第一步是選擇能滿足上述數據處理要求的DSP。對于混頻運算，由于采樣頻率為500MHz，為實現時處理則要求DSP至少具有500MIPS的處理能力，同時考慮到后續濾波抽取運算的需要，選用TI公司的高性能DSP芯片TMS320C6416。
　　2 TMS320C6416芯片的性能特點
　　TMS320C6416是TI公司最新推出的高性能定點DSP，其時鐘頻率可達600MHz，最高處理能力為4800MIPS，軟件與C62X完成兼容，采用先進的甚長指令結構（VLIW)的DSP內核有6個ALU（32/40bit），每個時鐘周期可以執行8條指令，所有指令都可以條件執行。該DSP具有Viterbi譯碼協處理器（VCP）和Turbo譯碼協處理器（TCP)；采用兩級緩存結構，一級緩存（L1)由128Kbit的程序緩存和128Kbit的數據緩存組成，二級緩存（L2)為8Mbit；有2個擴展存儲器接口（EMIF)，一個為64bit（EMIFA)，一個為16bit（EMIFA)，可以與異步（SRAM、EPROM)/同步存儲器（SDRAM、SBSRAM、ZBTSRAM、FIFO）無縫連接，最大可尋址范圍為1280MB；具有擴展的直接存儲器訪問控制器（EDMA），可以提供64條獨立的DMA通道；主機接口（HPI)總線寬度可由用戶配置（32/16bit），具有32bit/33MHz，3.3V的PCI主/從接口，該接口符合PCI標準2.2版，有3個多通道串口（McBSPs），每個McBSPs最多可支持256個通道，能直接與T1/E1、MVIP、SCSA接口，并且與Motorola的SPI接口兼容，片內還有一個16針的通用輸入輸出接口（GPIO）。

　　TMS320C6416與TI公司C6系列其它DSP相比有以下明顯的不同：首先是處理能力顯著提高。C6416的最大處理能力為4800MPIS，是1997年推出的C6201處理能力的3倍，執行1024點復數FFT的時間為10.003μs，比C6201快了6倍多；其次是片內集成外設顯著增加，其中VCP和TCP可以顯著提高片上的譯碼能力，PCI接口可以方便地與具有PCI總線的主機直接互連，無需額外的PCI接口芯片；別外原有集成外設性能提高，其EDMA可以提供64條獨立的DMA通道，而C6201僅有4個DMA通道，其EMIF數據線寬度可選，片內存儲區和McBSPs的數量都有所增加，這使得C6416編程更靈活，使用更方便。
　　3 數字下變頻在TMS320C6416DSP上的實現基于TMS320C6416的數字下變頻器硬件結構比較簡單，是一個基于共享存儲區的多DSP處理器。
　　3.1 數字下變頻器的硬件結構
　　本文討論的數字下變頻器是基于多DSP的雷達對抗偵察數字接收機的組成部分。數字下變頻是在DSP上由軟件完成的，沒有單獨的數字下變頻電路，該數字接收機的硬件結構見圖2。