Turbo譯碼研究及其DSP實現
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3.1 TMS320C6416簡介
TM S320C6416是TI公司推出的功能強大的DSP產品，他采用先進的VelociTI結構，將超長指令字VLIW結構和高并行性結合起來，通過增加指令級的并行性使其性能有了較大的飛躍。C6416的最高工作時鐘達到1 GHz，指令周期僅為1 ns，最大處理能力可以達到9 000 MIPS，比TMS320C62系列芯片性能高出15倍之多，是當前市場上最先進的定點數字信號處理器。
片內有8個可完全并行運算的功能模塊(2個乘法器和6個算術邏輯單元)，他們分為相同的兩組，屬于兩個數據通道，每個數據通道與一組32個32位寄存器相連，不同組的兩個功能模塊之間的數據交換是通過兩個寄存器組之間的交叉總線實現。典型片內資源還包括1 MB的片內RAM和一個32位的外部存儲器接口，可以支持多類型RAM，包括同步隨機訪問存儲器(SDRAM)和同步突發靜態隨機存儲器SBSRAM等。 DMA控制器包括4個可編程通道和一個輔助通道，能夠在內存、片內輔助資源及外部器件之間以CPU的時鐘速率實現高速數據傳輸，這種傳輸發生在CPU運行后臺。CPU和DMA控制器對數據存儲器的操作可以按8位字節，16位半字或者32位字的長度進行。
TMS320C6416的特殊結構對編譯器和軟件設計結構提出了很高的要求，軟件的設計與優化將成為整個系統性能的決定因素，代碼的高度并行性將是獲得超強性能的關鍵。采用流水線技術和功能模塊多重化技術是開發處理器的指令級并行性的兩個主要手段。C6416對指令獲取、指令分配、指令執行、數據存儲等階段進行了多級流水線的劃分，不同指令執行的流水延遲也不相等，因此各種指令的安排要盡量不中斷指令流水執行，同時，使盡可能多的功能模塊并行運行。
由于TMS320C6416芯片的結構對于基于匯編語言的編程過于復雜，這里采用C語言編寫主程序。Turbo譯碼采用并行算法，為提高程序執行效率，充分利用Max-Log-Map譯碼算法的結構特點，對程序進行寄存器級優化：把Viusal C++實現的浮點算法改為定點算法，將前后向累積路徑度量計算的最內層循環展開，合理分配寄存器，使指令中參與運算的寄存器盡量屬于同一個數據通道，以減少交叉數據通道沖突，對于訪問頻繁的變量，置成寄存器型。同時利用功能強大TMS320C6416的C語言編譯器和優化器對程序進行全程優化，從而得到效率較高的代碼。
4測試結果及性能分析
首先在Visual C++6.0上完成信息比特的產生，Turbo編碼和AWGN信道加噪通過DSP的RTDX(Real-Time Data Exchange)技術，把加噪后的信息比特送到TMS320C6416的EVM板上，測試其誤碼率和完成譯碼所花費的周期。譯碼器的許多參數都可以改變，如編碼長度，滑動窗大小，歸一化門限，迭代次數等。這種靈活性便于滿足不同系統的需要，可移植性好。本文系統仿真采用BPSK調制，在AWGN環境下傳輸，發送端Turbo編碼采用約束長度為4，生成矩陣為(15，13)的分量譯碼器，交織算法為3GPP標準交織算法，譯碼算法為Max-Log- Map算法。
4.1 不同迭代次數
圖4為采用1/3碼率，交織長度為1 024，迭代3，4，5次，通過AWGN信道時的誤碼率曲線。從圖中可以看到，隨著迭代次數的增加，獲得的編碼增益越高，但增加迭代次數會帶來系統延時和增加系統的譯碼復雜性。仿真充分說明了不同迭代次數對碼字糾錯性能的改善程度。
4.2 不同的交織長度
圖5采用1/3碼率，不同交織長度，5次迭代通過AWGN信道的誤碼率曲線。從圖5仿真結果看，在同樣的碼率、生成矩陣、交織算法和迭代次數條件下，所取交織長度越長，對碼字中各個比特的交織距離就越大，誤碼率性能就越好，且隨著信噪比的增加，誤碼率性能改善越明顯。但交織長度的增加也會帶來譯碼延時的增大和存儲量的增加，所以應根據業務的要求來采用不同交織長度。
4.3 不同的碼率
圖6為1 024交織長度，迭代譯碼5次，1/2和1/3碼率的誤碼率曲線，從圖中可以看出碼率越低誤碼率性能越好，但是隨著碼率的降低，所需傳輸的冗余比特也線性增加，對于固定的信息傳輸率而言，會導致系統的吞吐率降低，需求的帶寬增加。
4.4譯碼處理時間
采用5次迭代譯碼，1 024交織長度，1/3碼率的Max-Log-Map算法在TMS6416EVM板上用CCS軟件測試得到所需要的周期數為45 867 356個時鐘周期，而TMS320C6416EVM的主頻為1 GHz，計算得到所花費的時間大約為4.5 ms，而在3G系統中最小延時為10 ms，所以滿足3G系統實時處理的要求。
5結語
本文從譯碼算法和硬件存儲方法對Max-Log-Map算法進行優化，使他在譯碼性能損失滿足要求的情況下，能大大降低算法復雜度，減少運算量和緩存器數量。
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