基于DSP/FPGA的超高速跳頻系統基帶設計與實現

　　本系統采用了2FSK調制方式。2FSK調制實際上就是根據二進制碼流的極性輸出頻率f0（頻點0）或頻率f1（頻點1），跳頻通信系統根據跳頻圖案決定載波頻率，但歸根結底就是改變DDS的輸出信號頻率。

　　本設計采用了相干解調方式，圖5給出FPGA的正交NCO相干解調邏輯圖。

　　圖5中ACC為32bit相位累加器，Sub32提供π/2的相位平移得到Q支路的波表地址，Lanch32的作用是使相位累加器的輸出結果延時一個時鐘周期，保持I、Q支路嚴格同步，因為Sub32的運算會使Q支路延時一個時鐘周期。雙口ROM存儲余弦表，同時產生I支路和Q支路的波形。

　　正交NCO、數字混頻器、低通濾波和采樣調整模塊共同構成了解調單元DeModulationLogic。DeModulationLogic在FPGA系統中的位置如圖6所示。

　　3.3 跳頻序列的DSP控制設計

　　跳頻序列是決定跳頻通信系統跳頻圖案的偽隨機序列。對跳頻序列的要求是循環周期長、最小碼距大、隨機性強等。本設計采用了理論研究最完備、易于產生的m序列作為跳頻序列，在DSP中通過軟件實現對偶頻帶法對最小跳頻間隔的控制，DSP判斷相鄰兩次生成的m序列的碼距是否符合要求。若不符合最小碼距的要求，則跳到此次生成碼的對偶頻道上去。如圖7所示。

　　3.4 同步設計

　　同步是跳頻通信系統的核心技術。跳頻通信系統的同步包括載波同步、位同步和幀同步（跳頻圖案同步）。

　　由于本設計采用2FSK調制解調方式，所以僅需要接收端提供一個與所接收到的載波信號同頻的本地載波信號即可，因而可以不進行載波跟蹤，直接通過設置頻率合成器的頻率控制字實現收發同頻即可實現載波同步。

　　位同步是以解調電路為基礎的。由于碼速率較高，位同步運算大都在FPGA中通過硬件完成。

　　圖8（a）是沒有同步時的示波器波形圖，圖8（b）是同步后的示波器波形圖。通道一（上方）是發送端的發送脈沖，通道二（下方）是接收端的位同步脈沖。位同步以后，接收端的位同步脈沖和發射端的發射脈沖完全對齊，波動范圍不超過1μs， 最大偏移不超過碼元寬度的4％。圖中，時間：5μs/格；電壓2V/格（上）；電壓2V/格（下）。

　　跳頻圖案同步是跳頻通信系統中特有的同步概念，它是指接收方的跳頻圖案與發射方跳頻圖案保持一致的過程或狀態。在跳頻通信系統中，幀同步和跳頻圖案同步概念相似，有時候不加區分， 本設計選用13位巴克碼{1，1，1，1，1，-1，-1，1，1，-1，1，-1，1}作為幀同步信號。圖9是FPGA中信號跳頻圖案同步示意圖。

　　最上方信號是發射端跳頻序列的波形；中間信號是接收端跳頻序列的波形；最下方是幀同步信號。當識別到巴克碼時，幀同步信號出現一負脈沖，完成接收端調頻序列發生器反饋系數和初始相位的加載。從圖9中可知：（1）接收端跳頻序列與發射端跳頻序列變化規律一致，跳頻圖案同步成功；（2）最小碼距滿足要求，通過對偶頻帶法得到寬間隔跳頻序列成功。

　　本文對跳頻通信技術及基帶各關鍵模塊進行了深入探討和分析，給出了高速跳頻通信系統的系統設計，并通過軟件無線電技術對其進行實現。

　　系統以TI公司DSP為中心控制單元，Altera公司的FPGA為硬件邏輯平臺，AD公司的DDS為頻率合成器，采用2FSK調制解調方式，超前滯后支路的位同步方式，TOD跳頻圖案同步方式，以m序列作為跳頻序列，輔助對偶跳頻間隔控制手段，實現了高速、寬間隔跳頻通信系統。系統達到40kbps的跳頻速度，1 024個跳頻頻道，108M～189.84MHz的跳頻帶寬，400kHz的最小跳頻間隔，小于0.5s的入網時間以及小于30s的同步最大時差。

　　本高速跳頻通信系統與同類系統相比最大的優勢體現在它40kbps的超高速跳頻速率和近百兆的跳頻帶寬上。通過與國內外類似系統進行比較，40kbps的跳頻速率處于技術領先位置。各關鍵模塊性能優良，接口一致且工作穩定，可以靈活組合成多種數字通信系統的基帶部分。相信本文對今后數字通信系統基帶部分的研究和實現具有很強的借鑒意義。