采用CPLD的片內環形振蕩器的方案設計 作者： 時間：2012-09-10 來源：網絡 加入技術交流群 掃碼加入和技術大咖面對面交流海量資料庫查詢 收藏 <a target='_blank'><img src='https://ad.eepw.com.cn/www/delivery/avw.php?zoneid=88&cb=INSERT_RANDOM_NUMBER_HERE&n=a635e61e' border='0' alt='' /></a> <a target='_blank'><img src='https://ad.eepw.com.cn/www/delivery/avw.php?zoneid=87&cb=INSERT_RANDOM_NUMBER_HERE&n=a576c0a2' border='0' alt='' /></a> 表1數據表明，通過增加門電路的數量可以有規律地減小振蕩電路的工作頻率，由每個邏輯單元實現的門電路單元延時tpd在7.5～10ns之間。本文介紹的基于CPLD的片內振蕩器設計方法，在改變該振蕩器電路中門電路數量時，可以有規律地將振蕩頻率控制在8MHz～62MHz范圍內。振蕩器的片內設計使基于CPLD的片上系統(SoC)設計無需外接時鐘信號源，加大了系統的集成度并降低了設計成本。本方法有很大的通用性，可以方便地在不同CPLD芯片間移植。仿真和測試數據表明該設計方法具有正確性和可行性。本文引用地址：http://www.104case.com/article/148424.htm 上一頁 1 2 下一頁
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