解決DSP設計面臨的終極挑戰

時鐘樹(用于實現同步時鐘以觸發設計的線網和緩沖區)會在其自身的觸發運算過程中從芯片中吸收一些能量。在對最新的高速芯片中遍布的時鐘樹(通常數量較大)進行充電和放電的過程中，也會消耗能量。此外，有些新一代 DSP 使用了速度更快的時鐘 (1GHz 或更高)，這就需要耗能更多的更大的激勵器。如果要通過芯片和相關的時滯最小化時鐘傳播延遲，則需要更大的激勵器。這又導致消耗更多的能量。

用于降低能耗的時鐘樹門控

An unused module can be disabled anytime using an enable signal. Associated logic and clock trees contained in a disabled module will therefore stop consuming power.

可以使用激活信號隨時禁用未使用的模塊。被禁用的模塊中包含的相關邏輯和時鐘樹會因此停止消耗能量。

module0 is enabled

module0 已激活

module1 is enabled

module1 已激活

module2 is disabled

module2 被禁用

mclk is grounded

mclk 接地

MODULE0 (array of gates and flip-flops)

MODULE0(門和觸發器陣列)

MODULE1 (array of gates and flip-flops)

MODULE1(門和觸發器陣列)

MODULE2 (array of gates and flip-flops)

MODULE2(門和觸發器陣列)

設備設計人員可以通過組合以下成熟的技術來降低時鐘樹中的能耗：

單獨啟用時鐘的觸發器，可以在需要計時時限制觸發運算的次數。

門控時鐘樹，可以在不使用時動態阻止對整個電路段計時。

多循環路徑設計，可以減少電路中的觸發次數以及觸發的頻率。

在架構上可行的情況下組合計算線路，從而讓一系列 的MAC 運算可以在級聯組合電路而不是同步反饋電路中實現。借用多循環路徑技術;這種方式可以極大地減少所用的觸發次數并降低觸發頻率。

最小化觸發器和電路的使用范圍，使用物理尺寸較小的時鐘樹，從而縮小所需的激勵緩沖區。

最后，消除全部時鐘樹可以在提高性能的同時極大地降低能耗。無時鐘設計技術可以用在耗能最多的邏輯電路部分。思想超前的設計人員會積極地追隨上述解決方案。在解決性能和功率之間一直存在的沖突時，無時鐘設計是效率最高、成本效益最好的方式。

邏輯切換優化

邏輯切換在能耗方面發揮著重要的作用，因為整體能耗都發生在邏輯切換狀態轉換的充電和放電過程中。可以采用以下成熟技術的組合來最大程度地減少邏輯轉換中的能耗。

優化物理門：這種技術可以實現最大的能效指標收益，對于較小的芯片尺寸技術更是如此。雖然其原理非常簡單，但使用當前的布局工具和方法來實現這種技術卻有一定難度;因為這些工具和方法原來的開發目的是加快推出產品，犧牲性能來提高設計的水平和復雜度。

最終發明了物理門，可以使用某種抽象語言 (如 VHDL)來根據設計人員的功能目標來創建芯片。這種技術既有優點也有缺點。目前的標準方法是讓設計人員避開物理實現方式的細節，從而加快產品推出的速度。

這種技術的缺點是復雜芯片的設計人員無法控制其設計，包括無法控制線路的長度，從而可能極大地增加電路的總電容。在找出最佳的線路和電路設計方面，設計人員仍然優于設計工具。如果使用成熟的技術并深入了解設計細節，人腦的判斷仍然具有優勢。設計人員還可以立即發現集成電路的細微變化可能成倍減少互連線路長度的情況。事實上，記錄的信息顯示，有人干預的物理門技術可以將電路線路的平均長度最高縮減一半(與傳統的最佳自動后端工具中實現的相同設計相比)。而且，由于戰略性布線實現的電路集成度可以輕松地將硅使用率提高到 90% 以上。這意味著，與使用自動后端工具的結果相比，硅使用率提高了大約 20%。

此外，與自動布線和路由的設計相比，激勵這些極短線路的門通常尺寸較小，能耗也更低。因此，與自動布線的同類設計相比，整個電路的尺寸更小，運算速度更快，能耗也大幅降低。在 90 納米技術中僅使用低 HVT 邏輯元素時，這種電路集成技術允許整個數據路徑引擎以 1.5-2GHz 的速度運行，而其能耗與傳統設計的同類電路相比最多可降低 4 倍。

Design placed by conventional back-end tools: 70-80% silicon usage efficiencey

傳統后端工具布線的設計：70-80% 的硅使用效率。

Designer Optimized circuit placement: 90% silicon usaged efficiency

經過設計人員優化的電路布線：90% 的硅使用效率。

Advantages of Optimized Placement: Circuit Compaction and Power Reduction.

優化布線的優勢：電路集成度高，能耗降低。

The gates are illustrated in yellow, unused silicon is shown in purple.

門用黃色表示，未使用的硅用紫色表示。

優化長信號的線路：與其它高功率高速度的電路元素結合使用時，長信號線路可以顯著地提高性能。例如，數據總線可以使用長路由并頻繁改變狀態。降低此類線路的整體電容可以極大地降低能耗，加快速度，并減少緩沖需求。但是，設計人員面臨的難題是：要通過加大間距布置長信號來降低電容，同時仍要允許線路器關閉設計中密度極高的部分。其中的部分工具和方法包括：

消除對狀態進行無益更改的電路：禁用其更改后的輸出不會被使用的任何電路。這可以通過使用時鐘門控實現。

減少高頻門的數量：PC 處理器芯片(如 Pentium™ 和其它處理器)已經證明，提高功能要以增加能耗為代價。能耗的指數級增長源于利用以下一種或多種技術提高電路的性能：

使用復雜度更高的電路(即使用超前加法器而不是并行加法器)，則會占用更大的面積，消耗更多的能量;

使用較大的門、緩沖區和激勵器來加快切換速度，致使回報的逐漸減小。

通常，同等的性能可以通過使用更簡單、速度更慢的電路實現;這些電路以并行方式運算，或者采用慢速的多循環路徑，這可以極大地降低能耗。但是，與人們預料的情形相反，此類電路通常占用的總體面積較小。事實上，即使以并行方式使用，它們的總布線量通常較少。這是因為，從個體上看，與更快、更大、更耗能的大型電路相比，它們在每個實例上所需的門數更少，門更小。