基于Virtex-4的DCM動態重配置設計

　　DCM概述

　　Virtex-4系列FPGA是Xilinx公司推出的新一代大容量、高性能的FPGA。在Virtex-4系列FPGA內部最多集成了20個時鐘管理器DCM模塊，DCM提供了一個完整的可以供片內和片外使用的時鐘發生器。DCM使用完全數字延遲線技術，允許高精度地控制時鐘的相位和頻率;使用完全的數字反饋系統，可以動態補償由于溫度和電壓偏移引起的時鐘相位和頻率的偏差。DCM主要具有以下四個基本功能：數字時鐘同步、數字頻率合成、數字相位移動、動態重配置。

　　Virtex-4的DCM基本單元分為DCM_BASE和DCM_ADV兩種，如圖1所示，而DCM_ADV具有時鐘動態重配置功能。

　　DCM_BASE基本單元包含常用的DCM基本功能，簡化了用戶接口。使用DCM_BASE，可以完成對時鐘去歪斜、進行頻率合成和固定相移的功能。

　　DCM_ADV基本單元除包含DCM_BASE中的所有DCM功能和可用端口之外，還包含具有動態重配置功能的端口。DCM_ADV基本單元是DCM_BASE基本單元的擴展。DCM_ADV包括所有DCM功能，包括時鐘去歪斜、頻率合成、固定或可變相移以及動態重配置。

　　DCM動態重配置的設計和實現

　　通過DCM的一組數據和地址總線，在不必重新配置器件的其他部分的情況下，改變DCM的屬性。用于動態重配置DCM功能的引腳有：輸入引腳DADDR[6:0]，DI[15:0]，DWE，DEN和DCLK;輸出引腳DO[15:0]和DRDY。動態重配置可以根據目前的配置設定實現修改DCM的屬性，改變其相移、倍頻系數(M)或分頻系數(D)。