格羅方德半導體宣布為20納米設計流程提供支持

　　格羅方德半導體(GLOBALFOUNDRIES )日前宣布了該公司推進尖端20納米的制造工藝走向市場的一項重大的進展。羅格方德半導體利用電子設計自動化(EDA)的先進廠商如Cadence Design Systems、Magma Design Automation，Mentor Graphics Corporation與新思科技(Synopsys Inc.)的流程，成功研制出一種測試芯片。羅格方德半導體已做好準備讓顧客開始評測其20納米設計。

　　羅格方德半導體的設計實踐 (design enablement) 資深副總裁Mojy Chian 表示：“我們致力于為顧客提供能盡量使他們獲得市場先機(time-to-market)的新技術。我們與EDA伙伴盡早合作的模式加快了整個開發周期，并讓顧客接觸到工藝的內部運作(inner workings)，從而使顧客有信心的把他們的設計專注于最先進的制造能力上。這是推動我們最新工藝面對市場準備就緒的一項重大成就。而我們將繼續提升對該設計實踐(design enablement)方面的支持。”

　　上述四家EDA廠商展示了各自符合 20納米工藝相關高級規則(advanced rules)的配置布線(place-and-route )工具與技術檔案。這些工藝流程包括了雙重曝影(double patterning)技術組件庫(library)的預備步驟——這是一種對20納米以及更先進工藝設計者提出了新挑戰的復雜平板印刷技術。這種 20納米測試芯片需要雙重曝影，并經由各個EDA伙伴的實施而推出了一種綜合的配置與繞線設計。每項設計在制成芯片之前，都經過羅格方德半導體徹底的效力驗證，并以20納米認可驗證臺(sign-off verification decks)進行檢查。正是基于與各個 EDA 伙伴的盡早且廣泛的20納米合作，所有設計都迅速完成并成功地進入芯片制作階段。

　　除了展示其對20納米配置與布線流程中所有關鍵步驟的全面支持——包括雙重曝影的組件庫預備、配置 (placement)、頻率樹合成(clock tree synthesis)、保持固定(hold fixing)，布線與布線后優化(post route optimization)—— 羅格方德半導體也與上述各家EDA廠商合作在流程中納入技術與對應檔案 (mapping files) 所需的設定與支持。該流程也展示出其對擷取(extraction)、靜態時序分析( static timing analysis)與實體驗證(physical verification)的晶圓制造支持。對于欲評估20納米技術的顧客，羅格方德半導體將提供設計、組件庫、與完整的廠商流程稿。

　　Cadence Design Systems芯片實現集團(Silicon Realization Group)研發資深副總裁Chi-Ping Hsu表示：“EDA 全方位愿景 (EDA 360 vision)需要整個產業鏈的伙伴們協力解決設計上日益復雜的挑戰。這種20納米工藝增添了若干高級制造規則，并需要我們在開發周期中盡早與晶圓廠伙伴開展合作。我們將持續與羅格方德半導體密切合作，使我們的顧客能夠在先進節點如預期的開發出尖端產品。”

　　Magma 設計實現業務部門(Design Implementation Business Unit)總經理Premal Buch表示：“若干Magma 與羅格方德半導體共同的顧客在28納米節點上已經獲得了硅晶設計的成功，而這些顧客目前正邁向20納米節點。本公司的Talus 整合式、符合雙重曝影的布線技術以及 Quartz DRC 罩分解(mask decomposition)技術與先進工藝相結合，把一項20納米節點以及更先進工藝的硅晶驗證(silicon-proven) 設計制造解決方案，提供給 Magma與 羅格方德半導體的尖端顧客。”

　　Mentor Graphics 的Design to Silicon Division 副總裁Joseph Sawicki表示：“Mentor的一項20納米工藝的完整設計與測試流程即將就緒，會提供眾多的選項與功能給設計業者。 通過與羅格方德半導體密切 合作，并將他們認可的Mentor Calibre平臺與Olympus-SoC系統單芯片配置與布線解決方案(Olympus-SoC Place and Route)相整合，我們能為設計者提供設計與布局(layout)選項以及執行抵銷( implementation trade-offs)，并對他們的20納米設計進行優化。此外，一旦設計進入了生產階段， 羅格方德半導體所利用的 Mentor Tessent測試功能與Mentor提供的Calibre DFM可制造性設計相結合，則使設計業者能加快系統良率損失(systematic yield loss)降低的速度。”

　　新思科技的產品營銷副總裁Bijan Kiani表示：“格羅方德半導體 正在與新思科技合作開發一種全面性的集成電路流程提供給20納米工藝，而這項開發的基礎是新思的 Galaxy™ 執行平臺(Implementation Platform)。這種流程利用新思一些最先進的工具與技術，包括最近宣布的 IC Compiler-Advanced Geometry配置與布線解決方案，以及對于雙重曝影的全面支持、以IC Validator進行的設計中(In-Design)實體驗證與 StarRC™ 寄生擷取(parasitic extraction)。格羅方德半導體使用了新思的 Galaxy設計流程而成功的制成該公司的20納米測試芯片。”