FAE講堂：提升創造力的數字設計工具 FPGA Editor

　　Block視圖的按鈕條包含許多其它選項。值得一提的是 F= button 按鈕，其功能是顯示邏輯片中使用的項目的完整配置。例如，如果使用了一個LUT6和一個觸發器，按下 F= 按鈕將會給出LUT的布爾議程以及觸發器的配置模式。

　　閱讀賽靈思用戶指南是一回事，而從計算機屏幕上展開的視圖上探察所有邏輯、開關和參數則是另一回事。一旦熟悉了FPGA構造及所有資源，那么在編寫和驗證設計時獲得的幫助將會令人感到驚奇。

　　在設計流程中記錄生成補丁腳本

　　當用戶在GUI環境中編輯設計時，FPGA Editor能夠記錄用戶動作。用戶不僅可以保存記錄動作流程，還可在以后重新使用記錄的腳本并加以重復。當無法更改RTL，但又需要在設計過程中對設計進行修改時，這一功能特別有用。

　　假設設計采用了第三方 IP 或賽靈思加密IP，其中包括一個全局時鐘和一個DCM來生成稱為interface_clk的時鐘。然后

　　再假設接口所連接的ASIC出現問題，無法在預定的interface_clk的上升沿接收數據。如何修正這一問題?

　　當然，你可以改變PCB，更換出現問題的ASIC或者讓第三方IP小組來修改時鐘輸出邏輯以提供90度相移的interface_clk。所有這些解決方案都既耗費時間又成本高昂。一個更簡單的建議是利用FPGA Editor來記錄修改動作，

　　對interface_clk邏輯進行必要的更改，從而為出現問題的ASIC提供正確的時鐘相位。一旦有了相關修改的FPGA Editor腳本，就可以回放這些命令行腳本記錄的修改步驟，而你也可以正常繼續你的FPGA設計流程。當出現問題的ASIC修復正常以后，你只需要將FPGA Editor 腳本從編譯腳本中移除就可以，而interface_clk也會恢復其正常的行為。

　　要想對設計進行手動編輯，首先需要在FPGA Editor中開啟讀/寫(read/write)權限。在菜單條中點擊 File →Main Properties在此菜單下，可以調整編輯模式(從No logic Change到Read/Write)。點擊Apply，現在就可以開始對設計進行編輯了。在下一步利用FPGA Editor記錄對設計進行的所有修改時，只需要簡單地從菜單條中點擊Tools → Scripts →Begin Recording。FPGA Editor將會提示輸入一個腳本名字(如patch.scr)。輸完腳本名字，就可以對設計進行必要的修改了。

　　在設計中運行設計規則檢查(DRC)來看一下是否有規則沖突的紅色標志是一個很好的方式。在我的設計例子中，有14條警告，但都可以忽略。下一步我們將需要定位 interface_clk 使用的DCM，并為此DCM的90度相移輸出創建另一個稱為DCM_clk90_out的時鐘。這需要利用全局時鐘布線資源將時鐘連接到BUFG。要增加一個BUFG，先在FPGA構造中找到一個未用的BUFG位置，右擊并選擇Add(添加)。然后，工具會提醒你為 BUFG 命名(clk90_bufg)并確定其類型：BUFG(參見圖1)。

　　創建了新的BUFG，就需要將其輸入和輸出連接到適當的位置。在本例中，DCM的9 0度相移輸出將驅動BUFG。在窗口Array1中，點擊DCM的90度輸出端衰減器，在窗口Array2中，點擊BUFG的輸入端衰減器，同時按住Ctrl鍵，可實現連接。然后釋放Ctrl鍵，點擊鼠標右鍵并選擇Add。工具會提示為新網絡連接輸入名字。這樣就將DCM和BUFG通過新網絡連接到一起了(參看圖2)。

　　clk90_bufg 的輸出要代替由原interface_clk驅動的IOB上的時鐘。要將IOB從原來的時鐘域中移開，需要定位IOB，標注時鐘輸入端衰減器并按下Delete鍵移除這一連接。這樣我們就可以將新的clk90_bufg時鐘連接到這兒，從而完成整個補丁。要連接BUFG(clk90_bufg)的輸出，按住Ctrl鍵不放，在窗口Array2中標注BUFG的輸出端衰減器并在Array1窗口中選擇IOB的時鐘輸入。松開Ctrl鍵，點擊鼠標右鍵顯示選項菜單并選擇Add。這樣就最終完成了BUFG輸出和IOB之間的連接，而IOB則用來驅動下游ASIC的新建接口，利用interface_clk90時鐘就可以正確地捕獲傳輸的數據。