在賽靈思FPGA設計中保留可重復結果

　　SmartGuide 技術最適合進行小型設計更改時的設計末期。采用此流程，可以很輕松確定所建議更改任務是否適合相關設計。分區技術需要更專注于提前遵循良好設計層次規則。在開始組織 HDL 時應當決定是否采用基于分區的設計保存流程。設計已經遵循分區分層規則時則是例外情況。

　　如欲了解更多信息，請參閱 UG748《分層設計方法指南》 (ht tp: / /www.xi l inx.com/support /documentat ion/sw_manuals/xilinx12_1/Hierarchical_Design_Methodology_Guide.pdf )。

　　SmartXplorer

　　SmartXplorer 和 PlanAhead 軟件策略都是有助于實現時序收斂的相似工具，采用不同實現選項集確定最適合相關設計的結果。您可根據這些結果確定哪些布局可能產生更好的時序結果并且創建理想區域組布局規劃。不同的結果也可以指示某種設計問題。如果同一路徑在各次運行時均失敗，則可以通過修改 HDL 消除時序問題。

　　在設計的最初階段，最好采用 MAP與 PAR 的默認努力程度 (default effortlevel)。在最初階段采用太多高級選項可能會隱藏通過修改 HDL 即可輕松解決的時序問題。隨著器件利用率提高，工具會越來越難以達到滿足時序要求的解決方案。如果采用默認選項，則可以采用效用更高的選項獲取設計流程后期時序的最后幾皮秒， 從而維持時序結果。LUTS/FFS 利用率較低 (<25%) 或者其利用率較高 (>75%) 的設計很難實現一致的布局與布線。對于利用率較高的設計， 應當注意其 slice 控制置位信號、復位信號 （FPGA 一般不需要同步復位／置位）以及邏輯占用 （可以在 PlanAhead中輕松執行）或 SRL/DSP48 推理超出預期的模塊。

　　高利用率的對立面是低利用率。對于所有組件類型的利用率均不超過 25%的設計，低利用率算法可以起作用并且能夠實現組件的緊密布局。但是， 如果 I/O 利用率超過 25%，則實現工具可以把設計分散開，以便把邏輯保持在 I/O 附近。I/O 的謹慎布局以及采用區域組能夠盡可能緩解上述問題。

　　軟件版本

　　在時序收斂階段應當盡量采用同一主要軟件版本。因為不同的版本算法也發生改變，適用于一個版本的算法方法在其它情況下未必有效。另外，根據以前結果 （分區與 SmartGuide 技術）獲得的方法可能不適用于主要版本。

　　促進設計可重復性的最佳方法是在HDL 中遵循良好設計方法并且通過修改HDL 解決所有時序問題。如果不可行，則可以借助于綜合、布局規劃和實現技術。基于分區的設計保存是可以保證實例性能的流程。SmartGuide 技術是另一種可采用以前實現結果的解決方案。