基于CPLD內(nèi)部的反向器實(shí)現(xiàn)振蕩器應(yīng)用

　　振蕩器實(shí)現(xiàn)

　　利用CPLD內(nèi)部的施密特觸發(fā)器使輸入波形得到校正，再加上反向器反向和外部RC實(shí)現(xiàn)振蕩器，只需要在使用CPLD的任意兩個(gè)I/O PIN引腳(當(dāng)然從CPLD內(nèi)部原理來(lái)看最好是使用相鄰的兩個(gè)PIN引腳，會(huì)減小CPLD內(nèi)部資源的占用)。其中一個(gè)PIN 引腳串入電阻，外接一個(gè)對(duì)地電容，當(dāng)內(nèi)部的A點(diǎn)為高電平時(shí)，PIN1會(huì)通過(guò)R1對(duì)C1充電，由于電容的電壓不可越變，電壓是對(duì)電流的積分，所以電壓會(huì)逐漸上升，當(dāng)電平上升至0.5 × VCCIO，CPLD施密特觸發(fā)器才認(rèn)為是高電平，再經(jīng)過(guò)內(nèi)部的反向器會(huì)反向，所以A 點(diǎn)會(huì)變成低電平，這時(shí)C1 會(huì)通過(guò)R1逐漸放電，當(dāng)放電電平低于0.5 x VCCIO時(shí)，反向器反向A點(diǎn)又變回高電平，這樣反復(fù)的振蕩就構(gòu)成了一個(gè)穩(wěn)定的振蕩器時(shí)鐘源(見(jiàn)表1)。

　　CPLD實(shí)現(xiàn)代碼

　　本設(shè)計(jì)使用VHDL語(yǔ)言，選用XILINX 公司的COOLRUNNER-II系列的CPLD器件,　基于0.18nm CMOS CPLD, 3.8ns PIN-to-PIN延時(shí)，快速JTAG下載，2個(gè)bank，具體實(shí)現(xiàn)見(jiàn)代碼列表。

　　振蕩器應(yīng)用

　　上述代碼通過(guò)XILINX的編譯綜合器后，會(huì)產(chǎn)生一個(gè)可下載檔案，此檔案可以通過(guò)JTAG直接下載到芯片中使用，由于代碼示例的為一個(gè)實(shí)時(shí)振蕩器，也就是只有芯片上電，振蕩器部分會(huì)一直工作，對(duì)于用于電源管理的嵌入式產(chǎn)品設(shè)計(jì)，由于一直振蕩帶來(lái)額外的電功耗損耗，功耗的損耗和振蕩的頻率是相關(guān)的，當(dāng)頻率越高時(shí)，功耗越大。所以，設(shè)計(jì)還可以再被優(yōu)化使用。比如，當(dāng)符合什么條件時(shí)振蕩器才開(kāi)始振蕩，或者達(dá)到什么條件時(shí)振蕩器停止振蕩，這樣靈活的優(yōu)化設(shè)計(jì)會(huì)給產(chǎn)品帶來(lái)更多的附加價(jià)值，延長(zhǎng)電池的使用壽命。

　　振蕩器的振蕩頻率是通過(guò)外部引腳的電阻和電容來(lái)調(diào)整的，當(dāng)電阻越小，電容越小時(shí)，振蕩的頻率就很高。當(dāng)電阻很大時(shí)，電容也變大，振蕩的頻率就會(huì)變低。振蕩器的精度取決于外面電阻和電容的精度，電阻的精度以現(xiàn)在工藝可以做到1%的正負(fù)誤差，電容可以選擇5%的正負(fù)誤差，高精度的電阻和電容會(huì)帶來(lái)比較精準(zhǔn)的振蕩頻率。