基于FPGA的高速FIFO電路設計

　　高速采集數據傳輸過程

　　在高速采集時，讀時鐘頻率等于寫時鐘頻率，當啟動觸發傳輸時，觸發傳輸長度為門控信號長度，直到將FIFO內部數據傳輸完畢，觸發結束標志由almost_empty決定，當alomost_empty有效時，停止觸發傳輸，觸發傳輸過程如圖6所示。

　　結語

　　采用高速異步FIFO作為數據采集緩存，應用范圍十分廣泛。特別是在高速數據采集系統中，在外接存儲器時，采集數據首先要經過緩存才能存入外部存儲器，采用FPGA自生成FIFO就能夠滿足要求。本方案充分利用FIFO的特點，通過控制電路優化設計，解決了讀寫時鐘的異同問題，提高了電路的工作效率。

　　參考文獻：

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