多路同步串口的FPGA傳輸實現

　　當接收模塊有請求時，發送模塊即將接收模塊采集到的數據寫入發送模塊的緩存FIFO中，將其稱之為S_FIFO。每輪從R_FIFO中傳輸的8個數據均依次存入S_FIFO中。

　　因為DSP的8個同步串口均同時工作，可以認為當有一個輸入模塊的數據接收完畢時， 8個端口的數據均應該接收完畢，保險起見，可以延時若干時鐘周期后開始接收數據。從端口0至端口7為一輪，若此時有端口沒有數據，即可認為此端口暫無數據輸出，用數據0替代，發送模塊繼續接收下一個端口的數據。用狀態機來實現此功能，如圖4所示。

　　發送模塊完成FPGA向ARM的數據傳輸，當FPGA發送模塊S_FIFO中的數據達到一定數量時，FPGA即向ARM發出發送數據請求，ARM即開始對FPGA進行數據的讀取。

　　FPGA中的S_FIFO同樣也是異步FIFO。寫時鐘由鎖相環提供100MHz;讀時鐘由ARM的讀取使能信號OE取反得到，讀使能由ARM的片選信號NGCS取反得到。ARM讀取數據會產生NGCS與OE低電平信號，無操作時置高。每次讀取數據時NGCS與OE先后置低，取反接至S_FIFO讀端口分別為NGCS_N與OE_N。對S_FIFO讀取時，每當讀時鐘OE_N為上升沿，讀使能NGCS_N必為1，完成一次讀取操作。

　　這樣實現了ARM與FPGA之間的跨時鐘域數據傳輸。FPGA發送數據采取乒乓操作， ARM可以源源不斷的將S_FIFO中的數據讀取出來。FPGA和ARM的數據傳輸原理圖如圖5所示。

　　為驗證各控制信號的時序邏輯，做如下仿真：FPGA接收及緩存數據。仿真的時序如圖6所示。data_temp0~data_temp7 為接收模塊的移位寄存器，在frame的下降沿時將數據寫入各自的R_FIFO中;R_FIFO中的數據依次通過寄存器data_m寫入S_FIFO中。8次寫入后，一輪緩存即結束，等待下次請求。