2000字你就能學會的JK觸發器基本教程

基本的SR NAND觸發器電路具有許多優點，并在順序邏輯電路中使用，但是它存在兩個基本的開關問題。

• 1.必須始終避免設置= 0和復位= 0條件（S = R = 0）

• 2.如果在啟用（EN）輸入為高時設置或重置更改狀態，則可能不會發生正確的閂鎖動作

然后，為了克服SR觸發器設計的這兩個基本設計問題，開發了JK觸發器。

這種簡單的JK觸發器是所有觸發器設計中使用最廣泛的觸發器，被認為是通用觸發器電路。標有“ J”和“ K”的兩個輸入不是縮寫的縮寫字母，例如“ S”代表Set，“ R”代表Reset，而是由其發明人Jack Kilby選擇的自治字母，以區分翻轉字母。其他類型的翻牌圈設計。

JK觸發器的順序操作與具有相同“置位”和“復位”輸入的先前SR觸發器完全相同。這次的區別是，即使S和R都為邏輯“ 1” ，“ JK觸發器”也沒有SR鎖存器的無效或禁止的輸入狀態。

該JK觸發器基本上是一個門控SR觸發器通過添加一時鐘輸入電路的，其防止當兩個輸入S和R等于邏輯電平“1”時可能發生的非法或無效的輸出條件。由于有了這個額外的時鐘輸入，JK觸發器具有四個可能的輸入組合：“邏輯1”，“邏輯0”，“無變化”和“切換”。JK觸發器的符號類似于SR雙穩態鎖存器的符號，如上一教程中所見，只是增加了時鐘輸入。

基本的JK觸發器

在其發明者杰克·基爾比（Jack Kilby）之后，先前的SR雙穩態的S和R輸入現在分別被兩個分別稱為J和K輸入的輸入所代替。然后這相當于：?= S和?= R。

選通的SR雙穩態門的兩個2輸入與門現在已由兩個3輸入與非門取代，每個門的第三輸入連接到Q和Q的輸出。SR觸發器的這種交叉耦合允許先前無效的S =“ 1”和R =“ 1”狀態被用于產生“切換動作”，因為兩個輸入現已互鎖。

如果電路現在處于“置位”狀態，則J輸入將通過下部的NAND門被Q的“ 0”狀態禁止。如果電路為“ RESET”，則通過上級“與非”門通過Q的“ 0”狀態禁止K輸入。由于Q和Q總是不同的，我們可以使用它們來控制輸入。當輸入J和K都等于邏輯“ 1”時，JK觸發器如以下真值表所示進行切換。

JK函數的真值表

然后，JK觸發器基本上是帶反饋的SR觸發器，它在正常切換下任何時候都只能使其兩個輸入端子之一（SET或RESET）之一處于活動狀態，從而消除了先前在SR觸發器中看到的無效條件電路。

但是，如果J和K輸入都為邏輯“ 1”（J = K = 1）為高電平，則當時鐘輸入變為高電平時，電路將在輸出切換時“切換”并相互補充狀態改變。當兩個端子均為“ HIGH”時，這導致JK觸發器的作用更類似于T型觸發器。但是，由于將輸出反饋到輸入，這可能會使Q的輸出在補足一次后連續在SET和RESET之間振蕩。

盡管此JK觸發器電路是對時鐘SR觸發器的改進，但如果在時鐘輸入的定時脈沖有時間變為“ OFF”之前輸出Q改變狀態，則它也會遭受稱為“競賽”的時序問題。為避免這種情況，定時脈沖周期（ T ）必須保持盡可能短（高頻）。由于使用基本的NAND或NOR門構建的基本JK觸發器有時無法做到這一點，因此開發了更加穩定的高級主從觸發器（邊沿觸發）。

主從JK觸發器

主從觸發器通過使用兩個串聯配置的SR觸發器消除了所有時序問題。一個觸發器充當“主”電路，在時鐘脈沖的上升沿觸發，而另一個觸發器充當“從屬”電路，在時鐘脈沖的下降沿觸發。這導致兩個部分，在時鐘信號的相反半周期內使能主部分和從部分。

TTL 74LS73是雙JK觸發器IC，在單個芯片中包含兩個單獨的JK型雙穩態，可以制作單或主從觸發器。其他JK觸發器IC包括帶清零功能的74LS107雙路JK觸發器，帶預設和清零輸入的74LS109雙路正緣觸發JK觸發器和74LS112雙路負緣觸發觸發器。

雙JK觸發器74LS73

其他流行的JK觸發器IC

主從JK觸發器

的主-從觸發器是基本上是兩個門控SR觸發器與具有反相時鐘脈沖從串聯配置連接在一起。來自“從”觸發器的Q和Q的輸出反饋到“主”觸發器的輸入，而“主”觸發器的輸出連接到“從”觸發器的兩個輸入。從從機輸出到主機輸入的這種反饋配置提供了JK觸發器的特性切換，如下所示。

主從JK觸發器

輸入信號J和K連接到門控“主” SR觸發器，該觸發器“鎖定”輸入條件，而時鐘（Clk）輸入為邏輯電平“ 1”時為“高”。由于“從”觸發器的時鐘輸入是“主”時鐘輸入的反相（互補），因此“從” SR觸發器不會觸發。當時鐘輸入變為“低”到邏輯電平“ 0”時，“主”觸發器的輸出僅由門控“從”觸發器“看到”。

當時鐘為“低”時，“主”觸發器的輸出被鎖存，并且對其輸入的任何其他更改都將被忽略。選通的“從”觸發器現在響應由“主”部分傳遞的輸入狀態。

然后，在時鐘脈沖的“從低到高”轉變時，“主”觸發器的輸入被饋送到“從”觸發器的門控輸入，而在“從高到低”轉變時，相同的輸入反映在“從”的輸出上，從而使這種類型的觸發器沿或脈沖觸發。

然后，當時鐘信號為“高”時，電路接收輸入數據，并在時鐘信號的下降沿將數據傳遞到輸出。換句話說，主從JK觸發器是“同步”設備，因為它僅以時鐘信號的時序傳遞數據。

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