單面PCB布線阻抗的工程設計

單面PCB，沒有地平面，采用雙側都有地線的共面波導結構，就能實現布線阻抗控制：

想得美，理論豐滿，現實骨感。

能想到用單面PCB實現布線阻抗控制的老板，一定在物料成本上考慮到了極致：

與常規雙面PCB相比，單面PCB少了過孔金屬化、背面銅蝕刻、背面絲印、背面綠油等工序，減少了PCB制造成本；

單面布線面積也一定會盡量減小，兩側鋪地增加了布線面積、增加了布通難度，所以只能單側鋪地（跟隨地線）。

那么，單側鋪地的阻抗由鋪地間隙Gap大小決定？

那又單純了，典型的沒經過社會拷打。

能想到單面布線阻抗控制的老板，一定會找個極低成本的三線PCB廠家加工，別指望線寬（等同于線間隙Gap）加工精度了。這種三線PCB廠家只保證基本的通斷。

單側鋪地的Gap與阻抗關系

為了讓大家死心，特意用HFSS建模，FR4介質厚度20mil，銅厚1.4mil，線寬30mil。看一眼單側鋪地的Gap與阻抗關系：

看一眼單側鋪地的Gap與阻抗關系：

30mil線寬單面布線，鋪銅間隙Gap=4mil（主流PCB廠家普通制造工藝能加工的鋪銅間隙），阻抗也只能做到77歐，與50歐相差太遠。

鋪銅間隙Gap=4mil大概是主流PCB廠家能保證通斷能力的鋪銅間隙，實際加工出來的Gap可能3~5mil范圍，有+/-1mil誤差是很正常的，會導致阻抗控制誤差超過20%。

即使如此，別指望低成本的三流PCB廠家也能加工出4mil鋪銅間隙。

上圖的紫色線，對應鋪銅間隙Gap=16mil。

解決方案

根據公式Z0 = sqrt(L0/C0)，增加單位長度的電容量，就能降低阻抗到50歐。

單位長度，是指遠小于導波波長的長度。

單位長度的電容量，用均勻排列的貼片電容實現。

下圖模型：

仿真出來的阻抗如下：

紅線0.4pF，TDR曲線顯示的阻抗88歐；

綠線2pF，TDR曲線是最接近于50歐的；

說明這個長度2000mil的布線結構，需要用貼片電容增加總共5*2 = 10pF左右的附加電容，才能將阻抗壓到50歐左右。

看看回波損耗：

對于數字電路，假設以回波損耗10dB為限：

5*2pF拓樸結構，大致能傳輸1Gbps信號。

5*0.4pF拓樸結構，大致能傳輸0.15Gbps信號。

還是有收獲的。

單位長度減半

下圖模型：

看看上圖拓樸結構的TDR瞬時阻抗，與上升沿Tr關系：

藍線阻抗大致控制在+/-10%，對應上升時間Tr=200ps。

綠線阻抗大致控制在+/-5%，對應上升時間Tr=500ps。

再看看回波損耗：

按照前面假設的標準，每隔180mil布局1pF電容，大致能傳輸2.2Gbps數據信號。

本文的模型，用了HFSS的LumpRLC邊界條件，這與實際的貼片元件仍然有分布參數的差異，低頻率時誤差不大。

共面波導結構理論上能實現單面PCB布線的50歐阻抗控制，但實際工程上是很難實現的：因為要求鋪銅間隔Gap小于4mil。

可以采用大的鋪銅間隔Gap=20mil，但每隔單位長度布局貼片電容的辦法實現50歐阻抗控制：

每隔360mil布局2pF電容，大致能傳輸1Gbps數據信號。

每隔180mil布局1pF電容，大致能傳輸2Gbps數據信號。

依此類推。

電容間隔總不能小于封裝本體吧？因此，這種拓樸結構只能用于低頻低速信號。