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采用通用核查指令降低Verilog設計中命題的復雜性
- 對于集成電路設計工程師來說，把設計要點用命題注釋可以提高程序的可讀性，但是這會引出在綜合過程中如何利用命題，并防止對命題綜合從而影響邏輯輸出的問題。本文比較了在Verilog 或 VHDL語言程序中不同的命題方法進行硬件設計驗證的優點和缺點，所提出的白盒驗證工具能夠降低命題的復雜性。
- 關鍵字： 核查指令Verilog
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