- Achronix Semiconductor中國區總經理 郭道正Achronix 半導體公司是一家提供高性能、高密度FPGA方案的高科技公司，成立于2004 年。自2017 年第一季度實現盈利以來，其季度營收由2016年第四季度的500萬美元，一年后躍升至4000萬美元，并成為當時世界上發展速度最快的半導體公司之一。2024年新年之際，正值Achronix半導體成立20周年，我們EEPW也有幸采訪到了Achronix中國區總經理郭道正先生，讓我們站在Achronix的視角上，回望過去的2023年，展望到來
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Achronix FPGA 202401
- 2023 下半年，以 DRAM 和 NAND Flash 為代表的存儲器報價逐步止跌回升。近期，NOR Flash 也呈現出明顯的回暖態勢，供應鏈人士透露，2024 年 1 月，預計 NOR Flash 價格將上漲 5%，并保持上漲態勢，到第二季度，漲幅將達到 10%。過去幾年，隨著整個半導體市場的變化，NOR Flash 的供需和價格也是起起落落。2018 年，NOR Flash 市場需求較為疲軟，而供貨商的產能卻在持續提升，導致當年的價格進入下行周期。經過一年的低迷期后，NOR Flash 價格在 2
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NOR Flash
- 讓我們構建一個簡單的數字示波器。單通道，約100 MSPS（每秒兆采樣）基于 RS-232（我們也會研究 USB）便宜的！簡單的數字示波器配方使用 KNJN.com 的零件，以下是我們所需的基本項目。1 x Pluto FPGA 板，帶 TXDI 和電纜（item#6120 和 #6130）1 x Flash 100MHz 采集板 （item#1206 ）BNC 連接器 + 尼龍支架 + 連接器 2x8 （item#1250 + #1270 + #1275 ）這是它們的樣子。我們還需要以下物品（
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FPGA 數字示波器
- flashy 板的輸入帶寬遠高于 Nyquest 的最大理論值 40MHz（我們在這里使用的是時鐘頻率為 80MHz的 Flashy）。那么，如果我們向 Flashy 提供高于 40MHz 的信號會發生什么？測試設置測試裝置由一個直接連接到 Flashy 的HP8640B信號發生器組成。該發生器能夠產生高達550MHz的正弦波。干涉圖案首先，信號發生器關閉。我們應用一個1.000MHz的測試信號，并校準輸出。 讓我們在這里得到 7 個垂直除法。如果我們應用 80MHz 信號...跡線保持平坦（因為我們的采
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FPGA 數字示波器
- 軟件開發早在 2003 年，該軟件就啟動了。這是在設計周期開始時獲取的第一批屏幕截圖之一。圖形用戶界面GUI 變化很快。這是更高版本。觸發器像所有普通示波器一樣，有 3 種觸發器：單次：顯示一次跟蹤（發生觸發時）。與“手臂”按鈕配合使用。正常：每次觸發發生時顯示跟蹤，如果觸發器未發生，則不顯示任何內容。自動：觸發時顯示跟蹤，如果半秒內沒有觸發，則仍然顯示跟蹤。堅持添加了持久性功能，可以一次記住和顯示多達 16 幀（它會淡化舊幀）。周期重建（“樣本等效時間”技術）一個有趣的功能是能夠顯示一個周期（周期信號）
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FPGA 數字示波器
- Flashy是一款高速模擬采集板。它通常與FPGA板一起使用，以創建數字示波器。這是一個單通道 Flashy（頂板），帶有 BNC 連接器和 Pluto-II（底板）。 該組合構成了單通道 100MSPS（每秒兆采樣數）數字示波器。Flashy 板有三種速度等級：具有ADC60的08060MHz振蕩器（典型工作頻率范圍為20MHz至70MHz）具有ADC100的08100MHz振蕩器（典型工作頻率范圍為20MHz至125MHz）125MHz/133MHz振蕩器，帶ADC08200（典型工作頻率范
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FPGA 數字示波器 Flashy 采集板
- 現在示波器骨架已開始工作，可以輕松添加更多功能。邊沿斜率觸發讓我們添加在上升沿或下降沿觸發的能力。 任何示波器都可以做到這一點。我們需要一點信息來決定我們想要觸發的方向。 讓我們使用 PC 發送的數據的 bit-0。assign Trigger = (RxD_data[0] ^ Threshold1) & (RxD_data[0] ^ ~Threshold2);這很容易。更多選項讓我們添加控制觸發閾值的功能。 這是一個 8 位值。 然后我們需要水平采集速率控制、濾波控制...... 這需
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FPGA 數字示波器
- 我們的第一個觸發因素很簡單 - 我們檢測到上升沿越過固定閾值。 由于我們使用的是 8 位 ADC，因此采集范圍從 0x00 到 0xFF。因此，讓我們暫時將閾值設置為0x80。檢測上升沿如果樣本高于閾值，但前一個樣本低于閾值，則觸發！reg Threshold1, Threshold2;always @(posedge clk_flash) Threshold1 <= (data_flash_reg>=8'h80);always @(posedg
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FPGA 數字示波器
- FIFO使我們能夠非常快速地獲得工作設計。但對于我們簡單的示波器來說，這有點矯枉過正。我們需要一種機制來存儲來自一個時鐘域（100MHz）的數據，并在另一個時鐘域（25MHz）中讀取數據。 一個簡單的雙端口RAM就可以做到這一點。 缺點是兩個時鐘域之間的所有同步（FIFO為我們所做的）現在必須“手動”完成。觸發“基于 FIFO”的示波器設計沒有明確的觸發機制。讓我們改變一下。 現在，每次從串行端口接收到字符時，示波器都會被觸發。 當然，這仍然不是一個非常有用的設計，但我們稍后會對其進行改進。我們使用“as
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FPGA 數字示波器
- 以下是此處構建的內容：FPGA 接收兩個時鐘：一個緩慢的“系統”時鐘，固定在25MHz。ADC采樣時鐘（更快，假設100MHz），連接到ADC和FPGA。擁有這兩個時鐘為設計提供了靈活性。 但這也意味著我們需要一種方法將信息從一個時鐘域傳輸到另一個時鐘域。 為了驗證硬件是否正常工作，讓我們走一條簡單的路線，使用FIFO。 從ADC采集的樣本以全ADC速度（100MHz）存儲在FPGA FIFO中。然后，FIFO內容被讀回、序列化，并以更慢的速度（115200波特）在串行端口上發送。 最后，我們將串行輸出連
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FPGA 數字示波器
- 與模擬示波器相比，數字示波器具有許多優勢，例如能夠捕獲單個事件，并顯示觸發前發生的情況。您只需將ADC和FPGA連接在一起，即可構建數字示波器。這種特殊設計使用100MHz閃存ADC，因此我們正在構建一個100MSPS（每秒兆采樣數）示波器。這種示波器設計很有意思，因為它展示了現代 FPGA 的強大和實用性。 但是，如果您不熟悉 FPGA 技術，請記住，這不是本網站上最容易理解的設計。HDL設計或者如何在FPGA內部創建示波器邏輯。HDL 第 1 部分?- 基于 FIFO 的設計。HDL 第 2
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FPGA 數字示波器
- NAND Flash和NOR Flash是兩種常見的閃存類型NOR Flash是Intel于1988年首先開發出來的存儲技術，改變了原先由EPROM和EEPROM一統天下的局面；NAND Flash是東芝公司于1989年發布的存儲結構，強調降低每比特的成本，更高的性能，并且像磁盤一樣可以通過接口輕松升級。NAND=NOT AND(與非門) &?NOR=NOT OR(或非門)相同點· 兩者都是非易失性存儲器，可以在斷電后保持存儲的數據。· 兩者都可以進行擦寫和再編程。· 兩者在寫之前都要先
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NAN Flash NOR 存儲結構
- 盡管現代 FPGA 包含內部存儲器，但可用存儲器量始終比專用存儲芯片低幾個數量級。 因此，許多FPGA設計人員將某種類型的存儲器附加到他們的FPGA中也就不足為奇了。 特別是，SDRAM因其高速和低成本而成為非常受歡迎的存儲器。 不幸的是，它們不像靜態存儲器那樣容易控制，因此經常使用SDRAM控制器。對于我們的控制器，我們的目標是可能是最簡單的SDRAM：美光MT48LC1M16A1 16Mb傳統SDRAM。 我們的測試系統包括 Xylo-E、Xylo-EM 和 Xylo-LM（具有 16Mb
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FPGA SDRAM控制器
- HDMI 是一種數字視頻接口，因此很容易從現代 FPGA 驅動。讓我們看看它是如何工作的。連接器標準 HDMI 連接器有 19 個引腳。 在 19 個引腳中，有 8 個特別值得關注，因為它們形成 4 個 TMDS 差分對來傳輸實際的高速視頻信息。TMDS 時鐘+ 和時鐘-TMDS data0+ 和 data0-TMDS data1+ 和 data1-TMDS data2+ 和 data2-我們從FPGA到HDMI連接器的連接再簡單不過了......我們使用 8 個 FPGA 引腳，配置為 4 個差分 TM
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FPGA HDMI接口
- 以太網全雙工協議易于在FPGA中實現。 這里的目標是將FPGA連接到10BASE-T連接。以太網數據包：發送和接收10BASE-T FPGA 接口 0 - 發送以太網流量的方案在這里，我們演示了如何將以太網流量直接從FPGA發送到PC。對于此食譜，您需要：FPGA 開發板，具有 2 個空閑 IO 和一個 20MHz 時鐘。一臺帶有以太網卡并安裝了 TCP-IP 堆棧的 PC（如果你能瀏覽 Internet，你就很好）。（可選）網絡集線器或交換機。1. 將FPGA板連接到以太網以下是使用以太網集線器或交換機
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FPGA Ethernet接口
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