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基于FPGA的定時同步算法設計

• 摘要 文中對適用于高速突發通信的基于數字濾波平方的定時同步算法進行了研究。通過對在高速數據傳輸通信中，該定時同步環路的定時誤差估計模塊進行并行結構實現，大幅降低了系統對于時鐘的要求，且更加易于實現;將文中所提定時控制部分與其他文獻中的方法做了對比，表明所用方法可以達到更好的效果。最后進行的Matlab仿真以及硬件實現，結果表明，該環路可以實現突發與非突發情況下的高速數傳定時同步。 目前，數字通信系統正向高速全數字化方向發展。在全數字接收機定時同步中，主要包括兩個關鍵點：定時誤差估計和定時控制。傳統的定時
• 關鍵字： FPGA  Gardner