- 介紹一種TPC碼迭代譯碼器的硬件設計方案，基于軟判決譯碼規則，采用完全并行規整的譯碼結構，使用VHDL硬件描述語言，實現了碼率為1/2的（8，4）二維乘積碼迭代譯碼器，并特別通過硬件測試激勵來實時測量所設計迭代譯碼器的誤碼率情況，提出了優化設計方案，和傳統的硬件仿真方法相比大大提高了仿真效率。仿真結果證明該譯碼器有很大的實用性和靈活性。
- 關鍵字：
TPC碼迭代譯碼器 VHDL 軟判決譯碼規則
軟判決譯碼規則介紹
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