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VerilogHDL綜合性設(shè)計
- VerilogHDL綜合性設(shè)計 1 時鐘安排 選用上升沿觸發(fā)的單時鐘信號,盡量不使用混合觸發(fā)的時鐘信號。因為時鐘周期在時序分析的過程中是關(guān)鍵問題,它還影響到時鐘的頻率。使用簡單的時鐘結(jié)構(gòu) 利于時鐘信號的分析和保持
- 關(guān)鍵字： 設(shè)計 綜合性 VerilogHDL
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