電路優(yōu)化設(shè)計 文章 進(jìn)入電路優(yōu)化設(shè)計技術(shù)社區(qū)
基于FPGA的VHDL語言電路優(yōu)化設(shè)計
- 在VHDL語言電路優(yōu)化設(shè)計當(dāng)中，優(yōu)化問題主要包括面積優(yōu)化和速度優(yōu)化。面積優(yōu)化是指CPLD／FPGA的資源利用率優(yōu)化，即用盡可能少的片內(nèi)資源實(shí)現(xiàn)更多電路功能；速度優(yōu)化是指設(shè)計系統(tǒng)滿足一定的速度要求。
- 關(guān)鍵字： 電路優(yōu)化設(shè)計 VHDL FPGA
基于OrCAD/PSpice9的電路優(yōu)化設(shè)計
- OrCAD是由美國ORCAD公司于八十年代末推出的EDA軟件，每天都會有百萬計的電子工程師、PCB設(shè)計師在使用。它...
- 關(guān)鍵字： OrCAD PSpice9 電路優(yōu)化設(shè)計
基于CPLD/FPGA的VHDL語言電路優(yōu)化設(shè)計
- VHDL(VeryHighSpeedIntegratedCircuitHardwareDescriptionLanguage)是IEEE工業(yè)標(biāo)準(zhǔn)硬件描述語言...
- 關(guān)鍵字： CPLD FPGA VHDL 電路優(yōu)化設(shè)計
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電路優(yōu)化設(shè)計介紹
您好，目前還沒有人創(chuàng)建詞條電路優(yōu)化設(shè)計!
歡迎您創(chuàng)建該詞條，闡述對電路優(yōu)化設(shè)計的理解，并與今后在此搜索電路優(yōu)化設(shè)計的朋友們分享。 創(chuàng)建詞條
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