- 在PoE應用增長的同時，以太網PHY的尺寸也在迅速縮小。目前，以太網PHY大多使用90nm技術制造，但芯片制造商即將推出采用65nm工藝技術制造的尺寸更小的產品。事實表明，采用這些先進的制造工藝時，在CMOS上實現有效的芯片級ESD保護是不切實際的，因為芯片面積太小無法提供系統級魯棒性，另外要實現有效的芯片級保護成本也過高。為滿足全球標準的要求、并保證系統的可靠性，時下基于以太網的系統設計越來越強烈地要求使用更好的片外電路保護。
- 關鍵字：
模式 電壓 差分 抵御 接口 如何 PoE
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