- 在通信系統中應用廣泛。由于RS碼的譯碼復雜度高，數字運算量大，常見的硬件及軟件譯碼方案大多不能滿足高速率的傳輸需求，一般適用于10Mbps以下。本文提出的歐氏算法和頻譜結構分析相結合的RS硬件解碼方案，適用于FPGA單片實現，速率高、延遲小、通用性強、使用靈活。筆者在FPGA芯片上實現了GF（2 8）上符號速率為50Mbps的流式解碼方案，最大延時為640ns，參數可以根據需要靈活設置。
- 關鍵字：
RS編譯碼 差錯控制編碼技術 FPGA
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