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        刷新時序 文章 最新資訊

        基于CPLD的SDRAM控制器的設計

        • SDRAM的讀寫邏輯復雜,最高時鐘頻率達100 MHz以上,普通單片機無法實現復雜的SDRAM控制操作,復雜可編程邏輯器件CPLD具有編程方便,集成度高,速度快,價格低等優點。因此選用CPLD設計SDRAM接口控制模塊,簡化主機對SDRAM的讀寫控制。通過設計基于CPLD的SDRAM控制器接口,可以在STM系列、ARM系列、STC系列等單片機和DSP等微處理器的外部連接SDRAM,增加系統的存儲空間。
        • 關鍵字: 刷新時序  CPLD  SDRAM  
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        刷新時序介紹

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