德州推出可編程高靈活性時鐘乘法器

日前，德州儀器 (TI) 宣布推出一款時鐘乘法器，其集成了三個片上鎖相環 (PLL) 組件，可提供業界領先的靈活性與性能，且將現有解決方案的周期抖動降低多達70％ 。該器件的 6 個輸出中每個輸出都可以在電路內或者在操作期間針對 300MHz 以上的任何時鐘頻率進行編程。這種高靈活性能夠簡化設計過程，節省系統成本，幫助設計人員全力滿足高性能通信應用新標準的要求，如：無線基站、電信或數據通信設備（參見 www.ti.com/sc05xxx）。

這三款 CDCE706 PLL 基于 TI 的射頻 (RF) Silicon Germanium 工藝開發，可以接受晶振、LVCMOS 或差分輸入，并且可以利用單個時鐘源產生 6 個時鐘信號。利用片上 EEPROM 技術，設計人員可以輕松編程，并且把器件的寄存器設置保存到非易失存儲器，這樣在上電時就無需再編程。在器件投入系統使用時，設計人員還可以根據需要采用雙線 SMBus 接口對輸出進行動態地重新編程。

通過提供低于 60psec 超低周期抖動的同時對設計過程進行簡化，CDCE706 可以實現快速產品上市。用戶只需定義輸入／輸出頻率或分割器 (divider) 設置，后者可以自動設置 PLL 參數。這反過來可以確保高環路穩定性，并使用戶免于手動設置充電泵電流、濾波器組件、相位裕度或環路帶寬。TI 的 RF 工藝技術可以在保持卓越 PLL 頻率隔離的同時集成上述功能。

此外，新器件具有極其靈活的輸出設置，如：啟用、禁用、低狀態、信號反相、0.6～3.3ns 的壓擺率控制、以及 2.3～3.6V 可變輸出電源。這些功能與可編程擴頻時鐘 (SSC) 一起為設計人員提供強大的工具，通過獲得最低的電磁干擾 (EMI) 來優化自己的設計。另外，該器件的高分辨率 PLL 分割器可實現 0 PPM 輸出時鐘誤差，從而達到高頻穩定性。