日本 ：NEC開發成功1億門單元基LSI
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日本 ：NEC開發成功1億門單元基LSI
NEC電子設備部開發成功CB-90系列單元基LSI。最小特征尺寸是0.09μm，采用柵長0.06μm的CMOS方法和銅金屬連線技術制造。準備制造的三種單元基LSI是：高速型CB-90H、高集成度型CB-90M和低功耗型CB-90L。它們的內部工作頻率分別為500MHz～1GHz。最高頻率為500MHz、最低為150MHz。
高集成度型CB-90M的邏輯門數最多達到1億門。高速型CB-90H的門延遲時間為10.2ps（2個輸入NAND門，扇出數為2）。低功耗型CB-90L的功耗為2.7nw(每1MHz工作的門，電源電壓1.0V)。與最小特征尺寸為0.130μm、柵長0.095μm的現行一代單元基LSI（CB-130系列）相比，門數增加約1.9倍，延遲時間縮短約2/3，功耗減少約40%。CB-90系列單元基LSI2003年3月開始接受訂貨，批量生產預定從第三季度開始。
LSI設計環境準備采用C語言的設計環境，支持系統設計到GDSII格式。
C語言設計環境與RTL為基礎的設計方法相比，可使設計時間縮短大約一半。RTL為基礎的設計方法從規格設計、硬件設計、軟件設計、系統驗證到系統評估，需時大約14個月，而以C語言為基礎的設計，可縮短到大約7個月。再者，應用C語言的設計環境，也可用于CB-130系列等的現行一代產品。
CB-90系列作為制造方法的設計基準，采用日本國內的標準方法共同開發企業ASPLA（尖端SoC基礎技術開發）的基準。據說，將來要使之能夠納入依據ASPLA的、用其他的ASIC Bender的宏單元。
高集成度型CB-90M的邏輯門數最多達到1億門。高速型CB-90H的門延遲時間為10.2ps（2個輸入NAND門，扇出數為2）。低功耗型CB-90L的功耗為2.7nw(每1MHz工作的門，電源電壓1.0V)。與最小特征尺寸為0.130μm、柵長0.095μm的現行一代單元基LSI（CB-130系列）相比，門數增加約1.9倍，延遲時間縮短約2/3，功耗減少約40%。CB-90系列單元基LSI2003年3月開始接受訂貨，批量生產預定從第三季度開始。
LSI設計環境準備采用C語言的設計環境，支持系統設計到GDSII格式。
C語言設計環境與RTL為基礎的設計方法相比，可使設計時間縮短大約一半。RTL為基礎的設計方法從規格設計、硬件設計、軟件設計、系統驗證到系統評估，需時大約14個月，而以C語言為基礎的設計，可縮短到大約7個月。再者，應用C語言的設計環境，也可用于CB-130系列等的現行一代產品。
CB-90系列作為制造方法的設計基準，采用日本國內的標準方法共同開發企業ASPLA（尖端SoC基礎技術開發）的基準。據說，將來要使之能夠納入依據ASPLA的、用其他的ASIC Bender的宏單元。
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