基于DDS的鎖相頻率合成器設計

　1 引 言

　　現代頻半合成源對頻率精度、分辨率、轉換時間和頻譜純度等指標提出了越來越高的要求。甚高頻(VHF)頻率合成器通常采用多鎖相環路(PLL)結構，多環合成器將單環中的巨大分頻比用多個環路來負擔，同時各環，尤其足主環的鑒相頻率大幅度提高，從而滿足了鑒相頻率高、分頻比小和分辨率高等要求。但是由于多環組合的固有特性，尤其是分辨率每提高1個數量級，就要增加一級子環路，使得其頻率轉換速度低、線路復雜、可靠性差。

　　直接數字式頻率合成技術(DDS)的頻率分辨率高、頻率轉換速度快。DDS/PLL混合頻率合成是一項新興技術。DDS激勵PLL倍頻的方式能發揮DDS高分辨率的特點，但DDS信號中的相噪與雜散一旦落入環路內將會惡化lg N。

　　采用DDS內插PLL混頻，即DDS輸出與PLL反饋回路中的壓控振蕩器(VCO)輸出混頻，相當于用DDS取代多環頻率臺成器中的低(細)頻率子環，電路結構簡單，在頻率轉換速度、分辨率等方面性能優良，并且不存在DDS相噪與雜散惡化的問題。本文提出基于該思想的一種VHF段頻率合成器設計。

　　2 方案設計

　　本方案設計一個VHF段頻率合成器，輸出信號頻率分辨高，相位噪聲低。

　　圖1所示為頻率合成器的原理框圖。該合成器原理如下：壓控振蕩器(VCO)產生VHF段頻率信號，在反饋通道中與直接數字式頻率合成器(DDS)輸出下混頻，經帶通濾波、程控分頻器后送鑒相/鑒頻器，與鑒相頻率比較得到的相位誤差信號，經低通環路濾波后，其平均值控制VCO輸出向設定頻率值靠攏并最終鎖定。

　　本方案采用了DDS取代多環頻率合成器中的低(細)頻率子環，VCO輸出頻率范圍89.6～110.4 MHz，DDS輸出頻率范圍20～20.8 MHz，混頻后取下變頻69.6～89.6 MHz，經ECL預置分頻器10分頻至6.96～8.96 MHz，鎖相環(PLL)鑒相頻率取80 kHz，內部程控分頻范圍87～112 kHz。

　　壓控振蕩器輸出頻率和其他信號之間的關系由式(1)給出：

　　fOUT=N×10×fr+fDDS (1)

　　其中，fOUT為壓控振蕩器輸出頻率，fr為鑒相頻率，fDDS為直接頻率合成器輸出頻率，N為內部程控分頻比。

　　3 電路設計

　　根據圖1所示方案，設計了頻率合成器的具體電路，其電路框圖如圖2所示。

　　采用DDS內插式混頻關鍵是處理好高頻帶通濾波環節。可以采用耦合的LC雙諧振電路構成69.6～89.6 MHz的固定帶通濾波器(BPF)，如同3(a)所示，但實際調試發現濾波電路的諧振曲線在20 MHz帶寬內很難保持水平。

　壓控振蕩器MC1648采用外接LC電路形式，隨壓控信號輸出89.6～110.4 MHz之間的頻率，實際上是外接LC電路的諧振點(可變電容)隨壓控信號變化，而濾波范圍為69.6～89.6 MHz，采用相同的LC電路形式，如圖3(b)所示，用VCO的電壓榨制信號，改變濾波LC諧振電路的容值，使其諧振頻率點與VCO的輸出頻率“同步”，即濾波諧振頻率總是與VCO的輸出頻率相差約20 MHz左右，稱之為“滑動”LC諧振帶通濾波電路，考慮到混頻后兩個邊頻最少相距20 MHz，可適當降低諧振電路Q值(并聯合適電阻)，達到69.6～89.6 MHz覆蓋，從而靈活解決了高頻帶通濾波問題。

　　4 主要性能指標分析

　　4.1 相位噪聲

　　4.1.1 DDS相位噪聲

　　DDS實際上是一個數字分頻系統，理論上輸出相噪應該以分頻比N=fCLK/fDDS相對于系統時鐘相噪優化-lg N(dB)，0 原文位置
　　LDDS=LS-20lg N+δ (2)

　　其中，LDDS為DDS輸出的相噪，LS為參考時鐘的相噪，δ為DDS相噪惡化因子。

　　本方案取fCLK=100 MHz，fDDS=20 MHz，δ=10 dB。可得，DDS相噪相對于參考時鐘還改善了4 dB。

　　4.1.2 鎖相環路相位噪聲

　　DDS取代多環鎖相頻率合成器的低頻率子環后，環路相位噪聲模型如圖4所示。

　　根據環路理論，環路總的相噪為:

　　式中，LRS，LPD，LLP，LVCO，LDDS分別是環路參考晶振、鑒相器、環路濾波器、VCO、DDS的相噪，Lo是系統總輸出相噪，H(jω)是環路有效傳遞函數，為低通濾波因子。

　從式(3)可以看出，輸出信號近端相位噪聲與環路分頻比有20lg N的關系，提高主環鑒相頻率fr，可減小環路分頻比。本方案采用混頻方式，在一定程度上也減小了分頻比，對帶內相位噪聲有一定改善。環路帶寬外的相噪則主要由VCO的固有噪聲決定。

　　4.2 雜散抑制

　　直接數字式頻率合成(DDS)的相位截斷誤差，DAC量化誤差及DAC非線性等固有特性，導致其輸出雜散豐富，如果直接用DDS輸山激勵鎖相倍頻，將導致頻譜惡化，而本方案采用的內插式混頻方式，DDS輸出雜散未經鎖相倍頻，而仍然保持DDS原來輸出的水平。在本方案中，按DDS芯片AD9850資料，輸出20 MHz時，雜散優于75 dBc。

　　4.3 頻率步進

　　在本設計中采用ADI的AD9850單片集成直接數字頻率合成器，最高時鐘允許125 MHz，頻率調諧字為32 b。根據DDS的工作原理，其輸出頻率fo和參考時鐘fs，相位累加器長度N以及頻率控制字FSW的關系為：

　　fo=fs×FSW/2N (4)

　　在100 MHz時鐘下工作時，頻率分辨率可達23 MHz，完全可滿足系統設計的1 Hz頻率細調要求。

　　4.4 跳頻時間

　　跳頻時間包含兩部分的計算，一部分是DDS跳頻時間，另一部分則是環路的頻率穩定時間。

　　DDS核心技術包括相位累加器。正弦表查值，DAC轉換及LPF平滑，按芯片AD9850的資料，頻率控制寄存器為40 b，采用并行方式需用5個時鐘周期(TS)改變頻率控制字，FQ_UD信號有效后，間隔tCF輸出新的正弦信號。因此DDS跳頻時間至少為：

　　tDDS=5×TS+tCF (5)

　　當頻率變化時，tCF為18個時鐘周期(相位變化時為13個時鐘周期)，這里選擇100 MHz時鐘，則DDS最怏跳頻時間約0.23μs。

　　鎖相環路換頻時間是包括可變分頻器置數時間、VCO調諧時間和環路捕獲時間的總和，VCO的調諧時間可控制在10 μs量級，可變分頻器置數可小于100μs。

　　環路捕獲時間：

　　4.5 頻率范圍

　　如前所述，本方案中合成器輸出頻率范圍89.6～110.4 MHz，DDS輸出頻率范圍20～20.8 MHz，由式(1)可知，粗調頻率步進為10×fr=800 kHz，細調頻率步進(頻率分辨率)為1 Hz，由DDS決定。

　　5 實驗結果

　　圖5所示是合成器輸出100 MHz時的頻譜圖，從圖中可以看出，其雜波抑制優于70 dBc，雜波電平優于-50 dBc@10 kHz，噪聲電平與RBW平方根成正比，經計算優于：

　　
6 結 語

　　采用DDS取代多環鎖相頻率合成器的低頻率子環，獲得了高頻率輸出(VHF段)、高分辨率(DDS量級)、快轉換時間等性能，且結構簡單。本方案采用DDS內插PLL混頻，而不是DDS直接鎖相倍頻，避免了 DDS相噪與雜散惡化20lg N的缺點，是DDS，PLL結合的另一種方向，實驗證明該方案可行，并且采用本設計方案，應用相應的環路器件及處理方法，可以滿足更高的合成頻率需要。