良好FPGA信號完整性的實現(xiàn)方法

良好FPGA信號完整性的實現(xiàn)方法
Signal Integrity of Stratix II

Altera公司 FPGA產品部 高級技術行銷經(jīng)理 Lalitha Oruganti

簡介
信號完整性是高速系統(tǒng)設計的關鍵因素。較差的信號完整性會導致工程成本增加，延緩產品發(fā)布，降低產品收益。在當今要求產品能夠及時面市的半導體市場上，忽略信號完整性可能會造成高達幾百萬美金的代價。高速系統(tǒng)中如何保持信號完整性無疑取決于對FPGA的選型。
本文闡述Altera Stratix II的基準測試，測試結果表明，Stratix II FPGA顯示出良好的信號完整性；以及Altera的信號完整性設計過程，此技術優(yōu)勢在Stratix II FPGA中是如何體現(xiàn)的。
以下三種設計層次上的幾種因素會導致較差的信號完整性：
n 芯片級__不恰當?shù)腎/O緩沖設計、電流回路不足等。
n 封裝級__封裝電感過大、走線失配、布線不當、電流回路不足等。
n 電路板級__交叉串擾、反射、信號衰減、EMI/EMC等。
芯片級和封裝級信號完整性完全取決于芯片制造商的IC和封裝級設計。電路板級信號完整性主要依賴于芯片和封裝質量以及用戶電路板設計的好壞。可以通過提高芯片和封裝內部的信號完整性來減輕電路板設計負擔，優(yōu)化系統(tǒng)性能。

信號完整性基準測試
本文在三個方面介紹Stratix II的信號完整性，包括1Gbps、1.3Gbps的LVDS信號以及660Mbps的HSTL信號。此外，還進行了Altera Stratix II IBIS模型與實驗室測量結果相關性仿真來驗證Altera仿真結果。參見圖1。

Stratix II 的 FPGA信號完整性          Altera公司

圖 1: Stratix II的 FPGA LVDS眼圖測量仿真設置

表 1: Stratix II的 I/O信號完整性測試設置

測試設置參數(shù)
Stratix II
IBIS模型
由Altera網(wǎng)站下載，2005年1月4.1版
軟件
IBIS軟件3.2版
封裝
F1020封裝
電壓
標稱
溫度
25