單片機(jī)與A/D轉(zhuǎn)換器的接口設(shè)計(jì)

MAX195是16位逐次逼近方式的ADC。它將高精度、高速度、低電源功耗(消耗電流僅10μA)的關(guān)閉方式等性能結(jié)合在一起。內(nèi)部校準(zhǔn)電路對線性度與偏置誤差進(jìn)行校正，所以無需外部調(diào)整便可達(dá)到全部額定的性能指標(biāo)。電容性的DAC結(jié)構(gòu)使之具有特有的85kbps跟蹤/保持功能，變換時間僅需9．4μs。三態(tài)串行數(shù)據(jù)輸出及引腳可選的單極性(0～VREF)或雙極性(－VREF～＋VREF)的輸入范圍使之可廣泛應(yīng)用于便攜式儀表、醫(yī)用信號采集及多傳感器測量等系統(tǒng)中。

　　1  MAX195引腳及說明

　　MAX195有16個引腳，其排列如圖1所示。
　　

2  MAX195轉(zhuǎn)換原理及時序

　　MAX195片內(nèi)含有電容性的數(shù)字模擬變換器(DAC)，可對模擬輸入進(jìn)行特有的跟蹤和保持，再由逐次逼近寄存器和比較器，在變換時鐘CLK的控制下，把模擬輸入變換成16位數(shù)字代碼，通過片內(nèi)的串行接口輸出。芯片內(nèi)的接口和控制邏輯易與大多數(shù)微處理器相連，減少了對外部元件的需求。

　　其變換及數(shù)據(jù)輸出的時序如圖2所示。  
　　由時序可以看出，在前次變換結(jié)束至少經(jīng)過三個或三個以上時鐘周期后，變換在有效后的CLK時鐘下降沿開始(MAX195對信號的跟蹤/保持、采集需4個CLK周期)。同時，在下一個時鐘下降沿變高，待經(jīng)過9．4μs(CLK為1．7MHz)變換結(jié)束后，由高變低，給出變換結(jié)束信號，可送去中斷或被查詢。變換結(jié)束由三態(tài)串行口DOUT端輸出。在變換期間由CLK控制讀出數(shù)據(jù)，也可在兩次變換之間由SCLK串行時鐘定時讀出數(shù)據(jù)，最高速率可達(dá)5Mbps。圖2中所示情況為后者，在保持低電平后，在每個SCLK的下降沿，DOUT端按MSB在前的次序輸出一位數(shù)據(jù)，否則，DOUT處于高阻態(tài)。

　　3  MAX195的校準(zhǔn)

　　MAX195在上電時自動進(jìn)行校準(zhǔn)。為了減少噪聲的影響，每一個校準(zhǔn)試驗(yàn)進(jìn)行多次并對其結(jié)果求平均值。在時鐘頻率1．7MHz下，校準(zhǔn)大約需14000個時鐘周期或8．2ms。除了上電校準(zhǔn)之外，把拉至低電平將使MAX195暫停工作，使再次回到高電平便啟動一次新的校準(zhǔn)。

　　注：只有在上電延遲期間，電源尚未穩(wěn)定就開始上電校準(zhǔn)或電源電壓、環(huán)境溫度及時鐘頻率發(fā)生明顯變化時，才建議重新加以校準(zhǔn)。

　　軟件校準(zhǔn)參考子程序如下：

　　4  AT89C51與MAX195的接口設(shè)計(jì)

　　圖3為AT89C51與MAX195接口的硬件電路圖。  


　　圖中AT89C51的ALE端輸出信號(等于1/6晶振頻率fosc＝6MHz)作為CLK變換時鐘。P1．5作為MAX195的啟動控制端。端懸空表示模擬信號可雙極性輸入，也可根據(jù)需要接＋5V———單極性輸入；接地———關(guān)閉方式。

　　根據(jù)圖3，給出A/D采樣程序如下：

     注：采樣結(jié)果保存在R2、R33中。