TD-SCDMA系統基帶處理的DSP+FPGA實現方案

摘要：本文在分析TD-SCDMA系統基帶處理方案的基礎上，提出了一種在性能、靈活性和性價比方面都比較理想的DSP+FPGA基帶發送的實現方案。

關鍵詞：TD-SCDMA；基帶處理；DSP；FPGA

引言

和傳統的CDMA系統相比，第三代移動通信的最大特點在于能支持多種速率的業務，從話音到分組數據，再到多媒體業務，并能根據具體的業務需要，提供必要的帶寬，數據處理量非常大。然而，對不同速率業務的基帶處理，所需的存儲量、運算量以及處理延時差異很大。因此，采用何種硬件結構才能有效地處理各種業務是本文所要探討的問題。

本文首先介紹TD-SCDMA系統無線信道的基帶發送方案，說明其對多媒體業務的支持及實現的復雜性。然后，從硬件實現角度，進行了DSP和FPGA的性能比較，提出DSP+FPGA基帶發送的實現方案，并以基站分系統(BTS)的發送單元為例，具體給出了該實現方案在下行無線信道基帶發送單元中的應用。

TD-SCDMA基帶發送方案
 
TD-SCDMA系統的基帶處理流程如圖1所示。其中，傳輸信道編碼復用包括以下一些處理步驟：CRC校驗、傳輸塊級聯/分割、信道編碼、無線幀均衡、第1次交織、無線幀分割、速率匹配、傳輸信道復用、比特擾碼、物理信道分割、第2次交織、子幀分割、物理信道映射等，如圖2所示。

圖1 TD-SCDMA基帶處理框圖

圖2 傳輸信道編碼復用結構

在圖2中，每個傳輸信道(TrCH)對應一個業務，由于各種業務對時延的要求不同，所以其傳輸時間間隔(TTI)是不同的，TTI可以是10ms、20ms、40ms或80ms。
　　
實現方案

本文提出了DSP＋FPGA線性流水陣列結構的實現方案：使用DSP與大規模FPGA協同處理基帶發送數據。該處理單元以DPS芯片為核心，構造一個小的DSP系統。

在基帶處理單元中，低層的信號預處理算法處理的數據量大，對處理速度的要求高，但運算結構相對比較簡單，因而適于用FPGA進行硬件實現，這樣能同時兼顧速度及靈活性。相比之下，高層處理算法的特點是所處理的數據量較低層算法少，但算法的控制結構復雜，適于用運算速度高、尋址方式靈活、通信機制強大的DSP芯片來實現。

DSP處理器利用其強大的I/O功能實現單元電路內部和各個單元之間的通信。從DSP的角度來看，FPGA相當于它的協處理器。DSP通過本地總線對FPGA進行配置、參數設置及數據交互，實現軟硬件之間的協同處理。DSP和FPGA各自帶有RAM，用于存放處理過程所需要的數據及中間結果。除了DSP芯片和FPGA外，硬件設計還包括一些外圍的輔助電路，如Flash EEPROM、外部存儲器等。其中，Flash EEPROM中存儲了DSP的執行程序；外部存儲器則作為FPGA的外部RAM擴展，用于存放數據處理過程中所需的映射圖樣。

基帶處理單元的需求估計

基帶處理單元的需求估計主要包含以下兩個方面：
1.各個業務傳輸通道的數據處理：以對稱情況下無線信道承載的最高業務速率384kbps為例進行分析。傳輸塊大小為336bit，24塊級聯，加上CRC，系統在1個10ms幀內所要處理的最大數據量為8448bit：根據3GPP協議TS 25.222規定的下行數據基帶處理流程(見圖2)，并按固定位置復用的方式進行處理，每個數據位必須經過最多13個環節的處理過程，估算平均每環節上每比特的處理要求為23條指令。則10ms內必須完成的處理指令數是：8448