基于DSP的車載GPS/DR組合導航系統硬件設計方案

　　3 中心處理單元的硬件設計

　　中心處理單元的硬件部分主要由電源模塊、數據通信模塊、FPGA部分、DSP部分等組成。

　　3.1 系統電源模塊

　　整個系統需要使用1.8V、2.5V、3.3V和5V四種電壓。其中DSP需要1.8V和3.3V作為核心供電和I/O供電;FPGA需要2.5V和3.3V電壓供電;GPS需要5V電壓供電，因此整個系統采用5V電壓供電。然后通過兩片TI公司的TPS73HD3XX系列芯片進行電壓轉換，可以分別獲得所需電壓。TPS73HD3XX系列芯片為雙路電壓輸出轉換芯片，具有非常低的靜態電流，即使對于變化負載，靜態電流在實際中仍能夠保持不變。

　　3.2 數據通信模塊

　　TL16C554擴展的數據通信模塊的硬件結構圖如圖3所示.

　　圖3 數據通信模塊原理框圖

　　TL16C554的地址線 A2～A0、數據線 D7～D0 分別和 DSP 的地址總線 A2～A0、外部數據線 D7～D0直接相連，而片選信號CSA "CSD 、讀寫信號IOR / IOW 以及中斷信號INTA"INTD 則接入 FPGA 并由 FPGA處理。電路中使用FPGA一方面可以對 UART 的地址靈活配置，另一方面也可以靈活生成 UART 的選通和讀寫信號，從而增強系統的靈活性，方便系統調試。

　　3.3 FPGA部分

　　傳統的系統設計大部分是以 DSP 為主機負責數據處理、以單片機為從機負責數據采集的多機并行系統，但從機單片微控制器的速度限制制約著整個采集處理系統的速度。針對這種情況，將傳統的多機結構改為宿主式單機結構：系統仍然以 DSP 作數據處理主機，用多種計數器、邏輯電路、時鐘電路組成的純硬件子系統來代替過去的從機系統[4]。但若采用傳統的方法，即用標準的數字電路芯片擴展實現此子系統，必然需要多片電路芯片，這不僅使系統結構復雜，連線增多，還使可靠性隨之降低。因此，系統采用了現場可編程門陣列器件FPGA來設計該子系統。用FPGA設計本系統最大的優點是節省了PCB板子面積，并且滿足低成本的要求。并且在系統設計完成后，如果想升級、改進系統，不必更改任何硬件電路，只需要將FPGA內部邏輯重新編程即可。

　　FPGA掉電后配置信息不能夠保存，再次上電時需要對其重新進行配置，因此需要使用片外存儲器保存配置信息。本設計中選擇ALTERA公司的epc2作為配置芯片。epc2是一種可以多次擦寫的具有可編程FLASH的存儲器，專門用于ALTERA公司的FPGA的配置。同時，系統板上的JTAG口，可以實現對epc2進行編程和對FPGA的在線配置。通過撥碼開關實現對FPGA的在線配置和對epc2的編程的切換，具體硬件連接如圖4所示。

　　圖4 FPGA配置連線方法

　　3.4 DSP部分

　　DSP需要系統算法程序存儲器，采用FLASH存儲器進行存儲，本系統選用四片256k×16b CY7C1041擴展了兩個256k×32b的RAM，為復雜組合算法提供了存儲空間;選用了兩片16位SST39VF400 FLASH芯片作為系統的程序存儲器。采用FLASH存儲器克服了傳統EPROM體積大的缺點，同時有利于減小電路板的面積。通過DSP仿真器，按照FLASH的燒寫算法可以將程序寫入到FLASH中，完成DSP算法的存儲。系統上電時通過自舉方式，可以快速加載程序。這樣做可以降低系統的成本、體積和功耗。

　　在DSP之前增加一個FIFO，等待數據滿足要求后由DSP一起讀取，由此解決IMU輸出數據量大造成CPU響應頻繁的問題。優化了系統的效率。IMU數據中各數據都由高字節和低字節兩部分組成，通過串口接收數據后，可以合并為16位的形式。16C554芯片具有16字節的FIFO緩存器，滿足系統的要求。利用FIFO的半滿信號作為通知DSP接收數據的中斷信號，通知DSP進行讀取。根據DSP進行數據讀寫的開銷時間以及所進行的運算量，并考慮實際接收數據的大小和傳輸波特率，計算出DSP對一包數據進行所花費的時間以及FIFO中寫入一包數據花費時間，從而使系統能夠順利完成解算任務。

　　4 結束語

　　GPS/DR車輛組合定位導航系統將GPS系統與DR系統相結合，提高了系統的有效性、完整性和精度。利用DR航跡推算系統能保證衛星信號丟失時車輛位置信息輸出。系統具有全方位、全天候、無遮擋、高精度的特點，具有良好的應用前景。此組合導航系統具有強大數據處理能力，同時具有體積小、低成本、高可靠性、實時性好等優點。該設計充分發揮了DSP強大的數據處理能力，利用了FPGA的高集成度編程仿真方便、速度快等優點，而且使得系統在今后具有很大的改進余地，可以實現用同樣的硬件實現不同的功能。