ISE時序約束筆記1——Global Timing Constraints

　　時序約束和你的工程

　　執行工具不會試圖尋找達到最快速的布局&布線路徑。——取而代之的是，執行工具會努力達到你所期望的性能要求。

　　性能要求和時序約束相關——時許約束通過將邏輯元件放置的更近一些以縮短布線資源從而改善設計性能。

　　沒有時序約束的例子

　　該工程沒有時序約束和管腳分配

　　——注意它的管腳和放置

　　——該設計的系統時鐘頻率能夠跑到50M

　　時序約束的例子

　　和上面是相同的一個設計，但是加入了3個全局時序約束。

　　——它最高能跑到60M的系統時鐘頻率

　　——注意它大部分的邏輯的布局更靠近器件邊沿其相應管腳的位置

　　更多關于時序約束

　　時序約束應該用于界定設計的性能目標

　　1. 太緊的約束將會延長編譯時間

　　2. 不現實的約束可能導致執行工具罷工

　　3. 查看綜合報告或者映射后靜態時序報告以決定你的約束是否現實

　　執行后，查看布局布線后靜態時序報告以決定是否你的性能要求達到了——如果約束要求沒有達到，查看時序報告尋找原因。

　　路徑終點

　　有兩種類型的路徑終點：

　　1. I/O pads

　　2. 同步單元(觸發器，鎖存器，RAMs)

　　時序約束的兩個步驟：

　　1. 路徑終點生產groups(顧名思義就是進行分組)

　　2. 指點不同groups之間的時序要求

　　全局約束使用默認的路徑終點groups——即所有的觸發器、I/O pads等