如何優化PCIe 應用中的時鐘分配

　　PCI Express® (PCIe®) 是一項業界領先的標準輸入/輸出 (I/O) 技術，是服務器、個人電腦以及其它應用中最常用的 I/O 接口之一。該標準多年來不斷發展，以適應更高的數據速率(見表 1)。第 3 代 PCIe 引入了全新的編碼方案，其可在不增加數據速率一倍的情況下，將數據吞吐量提升一倍。PCI-SIG 近期宣布推出的第 4 代 PCIe 具有 16 G 每秒傳輸 (GT/s) 的比特率。第 4 代的規范預計將在 2014 或 2015 年發布。

表 1：各代 PCIe 的數據吞吐量

　　隨著數據速率的提升，參考時鐘需求也在不斷提高。本文將重點介紹參考時鐘需求。

　　PCIe 參考時鐘 (RefClk) 規范可針對 3 種不同架構定義，分別是：數據時鐘、獨立 RefClk 以及通用 RefClk。每個架構都具有特定的濾波器函數。在接收器時鐘數據恢復輸入端出現的有效抖動是接收器及發送器 PLL 帶寬與 RefClk 抖動頻譜所涉及峰值之差的函數。此外，它還取決于 RefClk 架構。

　　在獨立 RefClk 架構中，發送器 (TX) 與接收器 (RX) 都可接收獨立的 RefClk。這會導致嚴格的抖動需求，而且不能應用擴展頻譜時鐘 (SSC)。

　　在數據時鐘架構中，單個 RefClk 可連接至發送器，而接收器則使用來自數據流的嵌入式時鐘信號。時鐘數據恢復 (CDR) 電路可提取數據流中的時鐘。它最大限度地緩解了抖動要求，而且也可應用 SSC。但是，這是一種相對較新的標準，很多器件都不支持。

　　最佳備選標準(也是最常用的標準)是通用 RefClk 架構。它不僅可向發送器與接收器提供相同的 RefClk，而且還支持可減少電磁干擾 (EMI) 的 SSC，其實施非常便捷。這種架構的缺點是 RefClk 需要滿足不足 12ns 的偏移需求。下列是通用 RefClk 架構及其應用實例。

表 2：應用濾波器函數后的通用 RefClk 抖動規范

　　服務器卡等通用 PCIe 應用包含幾個構建塊。系統的核心是根聯合體，其代表 I/O 系統的根。根聯合體連接 CPU 和存儲器，可能具有多個 PCIe 端口。此外，它還包含開關和 PCIe 端點(例如顯卡)。I/O 系統的所有組件都要符合發送器/接收器與 RefClk 的抖動要求。如果所有構建塊都兼容于第 3 代 PCIe，那么都要達到 1ps rms 的 RefClk 要求(圖 1)。

圖 1：解決方案 1：支持第 3 代 PCIe 通用 RefClk 抖動限制的服務器卡實例

　　圖 1 所示系統可使用一個 7 輸出時鐘生成器實現。這種實施方案最終可能需要一個以上基于時鐘生成器的時鐘樹解決方案，因為還需要生成其它系統時鐘。系統時鐘生成器可為千兆位以太網器件、SATA 控制器、DDR 時鐘等生成參考時鐘。在圖 2 中，RefClk 生成器由時鐘緩沖器取代。這不僅可簡化時鐘樹，而且還可提供成本更低、空間更優化的解決方案。

　　
表 3：解決方案 1 與解決方案 2 以及空間與成本的對比