1比特PCM碼同步器的研究

摘要：提出一種在遙測系統中PCM碼同步時鐘快速恢復的新方法，與過去使用的模擬/數字鎖相環法進行了比較，并以此設計出種快速、寬帶、高精度的PCM碼時鐘的再生電路。同時給出了該電路的性能分析及實驗結果。

關鍵詞：遙測系統 PCM解調 碼同步 數字鎖相環

當今世界航天、航空技術的飛速發展，對遙測系統的技術要求越來越高，提出了大容量高碼速率、覆蓋面寬、靈活性好、通用性強、保密性好等一系列較高的技術提標。在遙測系統中，碼同步器的設計至關重要，它不僅用于監測輸入的PCM碼流，而且在獲取字同步、幀同步、副幀同步以及數據存儲、處理的過程中為系統提供一個準確的碼同步時鐘信號。

1 問題的提出

本系統使用NRZ-L（不歸零線性碼）碼進行傳輸，用高電平表示“1”，用零電平表示（0），在碼元期間電平保持不變，由于其不要求預先編碼或做專門的處理，所以產生和編碼簡單。NRZ-L碼的功率譜可以通過自相關函數求得，兩者為傅氏變換對。

對于NRZ-L偽隨機碼序列（r級m序列），其周期p=2 r-1，根據自相關定義，在時域上將m序列與其自身延時求和，可以推導出m序列的自相關函數：

對它求傅氏變換得到m序列的功率譜函數：

由NRZ-L的功率譜可以看出，當f=f0時，Sx(f)=0，即NRZ-L隨機序列中不存在基頻——同步時鐘分量。

由此可知，NRZ-L隨機序列的頻譜中含有直流分量且隨著信號碼值變化而變化。尤其當信息中包含長串的連“1”或連“0”時，由于信號不出現跳變，因而此時如何提取碼同步信號就成了碼同步設計的一個重點和難點。

2 鎖相環路法及其缺陷

過去的碼同步器由模擬鎖環路來實現，它由鑒相器（PD）、低通濾波器（LPF）、壓控振蕩器（VCO）組成，如圖1所示。

環路得到輸入信號后，鑒相器對輸入信號與壓控振蕩器的輸出進行相位比較，產生誤差電壓，低通濾波器后控制壓控振蕩器輸出的頻率及相位，使兩個頻率的相位差減小。如果輸入信號的頻率和相位與壓控振蕩器的振蕩頻率接近，那末由于鎖相環路的反饋特性將使壓控振蕩器的輸出信號與輸入信號保持同步，即“鎖定”。此時頻率差為零，相位差為一固定的常數。但是由于PD、LPF、VCO都是模擬電路，在電路的可靠性、穩定性和集成度方面都有其可克服的缺陷，尤其當輸入信號的頻率改變時，模擬電路適應性較弱，電路將得不改變許多參數。而數字電路由于只存在導通、截止兩種狀態，因此誤操作的可能性很小，不存在VCO的非線性和鑒相器的零點漂移等問題。目前廣泛使用超前/滯后式數字鎖相環路來恢復碼同步時鐘，如圖2所示。

鎖相環路工作時，輸入信號經微分器提取出邊沿，與碼同步信號二元鑒相，產生超前或滯后信號。此信號經一個低通濾波器去控制數控振蕩器產生超前或后脈沖，調整相位，完成鎖定過程。與模擬鎖相環路法的同步相比，數字鎖相環路法具有結構簡單、可靠性高等優點。

鎖相環路工作時，輸入信號經微分器提取出邊沿，與碼同步信號二元鑒相，產生超前或滯后信號。此信號經一個低通濾波器去控制數控振蕩器產生超前或滯后脈沖，調整相位，完成鎖定過程。與模擬鎖相環路法的同步相比，數字鎖相環路法具有結構簡單、可靠性高等優點。

通過上述介紹，可以發現上述鎖相環路法（模擬/數字）存在著以下問題：

（1）結構較復雜。即使是數字鎖相環路法，也需要近100個觸發器，比較耗費資源。

（2）同步建立時間與精度互為矛盾。鎖相環路是一個反饋結構，這種反饋結構使它的同步建立時間和調整精度變成了一對矛盾。以數字鎖相環路法為例，鑒相器PD輸出的超前/滯后脈沖，如果輸出脈沖步長較小，所需鎖定時間較長，且失步后，重新鎖定的時間也較長，丟失的數據較多，步長加大可以減少鎖定所需時間，但同時鎖定精度下降，產生矛盾。通常采用變階的方法縮短同步建立時間并保持高精度，但同時產生了結構復雜的問題。

（3）帶寬較窄。如果出現信號由于傳輸或器件發生漂移引起頻率偏差較大的情況，鎖相環碼同步法將無能為力。

3 1bit同步器的設計原理

針對以上問題，本文介紹一種新型的全數字PCM碼同步器，其特點是適應性好，頻率跟蹤快。整個系統由一個可編程數字濾波器、一個雙這沿提取器、一個數字預測器和一個合成器組成，如圖3所示。

由于輸入信號不可避免地存在著各種干擾，這些干擾脈沖將影響碼同步脈沖和PCM數據的提取，由此在輸入端加一個可編程數字濾波器。該濾波器可根據具體碼寬調整濾波寬度，其原理為：設pcm_in為濾波前的輸入，pcm_out為濾波后的輸出，濾波寬度，ls=T0×m，T0為高精度時間clk的周期，輸出為：

pcm_in[n]為當前的輸入，pcm_out[n]為當前的輸出，pcm_out[n-1]為1個時鐘前的輸出，輸入信號經m個時鐘濾波后輸出，其仿真結果見圖4。

雙邊沿提取器的作用是在輸入信號的跳變碼元的上升沿或下降沿處產生邊沿脈沖，是輸入信號頻率及相位的真實反映，可有效校準碼同步器鎖定的精度。在同步過程中，當輸入的碼值發生變化時，將在邊沿產生一個躍變，此時雙邊沿提取器將產生邊沿脈沖信號edge，同時控制預測器使其復位，禁止預測輸出；當輸入的碼值為連“1”或連“0”時，無邊沿變化，邊沿提取器停止工作，無edge輸出，此時預測器開始工作，產生預測的本地碼同步信號pred,pred由clk分頻獲得，并由edge對齊相位。邊測提取器與預測器輸出的信號經合成器合成輸出，二者協同完成碼時鐘信號的恢復。為了提高數據提取的準確性，解決pred與輸入信號頻率誤差造成的相位移動，將碼同步向后移位180°。電路中各點波形見圖5。

4 性能分析

假設輸入的NRZ-L隨機序列的碼速率為fin，本地通過預測器產生的預測碼速率flo，輸入的NRZ-L隨機碼序列中的每個碼字的寬度為To，隨機碼序列的最大游程為K（K表示隨機碼序列中連“0”或連“1”的最大個數），可以得到如下結論：

（1）頻差的影響。由上述分析可知，當產生頻差時，flo≠fin。如果輸入的隨機序列是由交替變化的“0”和“1”組成，則雙邊沿提取所產生的邊沿脈沖將有效地校正頻差；如果輸入K個連續的“0”或“1”時，由180°碼同步的相位只能偏移±180°，所以只要滿足式，就可以保證有正確的碼同步信號輸出，并能提取到正確的數據。

（2）同步建立時間ts。只要輸入的碼序列速率與預測器的中心頻率之差在上式表示的頻差范圍內，與出現第一個跳變的碼字時，該碼同步器就會輸出正確的碼同步信號。這是因為它是一種開環結構的緣故。

（3）如果信號中斷，碼同步器輸出的是本地時鐘經預測器產生的碼同步信號f=flo。

（4）同步帶寬Δfs。由上面的算法可知，它的同步帶寬與輸入的隨機碼的游程有關，即：|Δfs|=flo/2K。

通過與數字鎖相環法比較，可以知道：

·當輸入信號的頻率偏差較大時，雙邊沿提取器可以實時地對預測器輸出的碼同步信號進行校準，在滿足同步帶寬的情況下仍可保持同步。

·在數字鎖相環中，需要捕獲過程以消除頻差。同步建立時間是指在最大相差的情況下，建立同步所需要的時間。ts=nTc,Tc是一個碼元周期，n是分頻化。而在本算法下，捕獲與同步可以在每一個跳變的碼元處完成。

以上算法已成功在FPGA上實現并已在實際系統獲得應用，共使用了61個邏輯單元，而其中碼同步器的核心電路只占用了26個邏輯單元，大大節省了資源。在MAX+PLUS II中的仿真結果如圖5所示：

圖5中的clk是本地的高精度時鐘，clk決定flo的標確度和ls的最小單位。Pcm_out是可編程數字濾波器輸出的隨機碼序列，edge是邊沿提取器輸出的邊沿脈沖信號，pred是預測器的輸出的預測脈沖信號，add是最后綜合輸出的碼同步脈沖信號，180是經過180°移相的碼同步信號。

本系統經測試及實際使用證明性能理想：對NRZ-L碼，連續250個碼元中只需一個碼元的跳變，系統就可以維持同步；失鎖后可在第一個跳變碼元處立即重新同步（測試條件：SNR>10dB，轉換沿密度50%，無抖動，無調幅，無基線波動，可編程碼速率與輸入信號頻率差碼速率的0.2%）。